CN213517952U - 一种新型四线无干预F-bus高速通讯系统 - Google Patents

Abstract

本实用新型的新型四线无干预F‑bus高速通讯系统，包括主控模块和多个从模块，主控模块经主输出从输入信号线MOSI、主输入从输出信号线MISO和时钟线CLOCK、编码线BUS与每个从模块相连接，从模块连接有第一锁存器、第二锁存器和运算与门。本实用新型的通讯系统，可以应用于带有MCU的系统之中，也可以应用于不带有MCU的系统之中，可以大大缩短一主多从模式下处理数据的时间，由于本实用新型所需要的通讯的物理连接线较少，也可以大大减少占用MCU的资源。

Description

一种新型四线无干预F-bus高速通讯系统

技术领域

本实用新型涉及一种通讯系统，更具体的说，尤其涉及一种新型四线无干预F-bus高速通讯系统。

背景技术

在现有通讯方式之下，实现一主多从模块的通讯一般采用的是RS485通讯接口，但是在使用RS485的同时也限制其通讯速率。在实际的使用中，大多数的设备都是对于实时性要求较高的设备，这就要求通讯速率不能降低。要想使用传输速度较快的并口通讯，但其所需要的物理连接线较多。比如现有的一主多从模式下的PLC及其从模块2之间的物理连接线较少，但其还需要较快的通讯速率。这种情况下，就会产生两难的抉择。

发明内容

本实用新型为了克服上述技术问题的缺点，提供了一种新型四线无干预F-bus高速通讯系统。

本实用新型的新型四线无干预F-bus高速通讯系统，包括主控模块和多个从模块，主控模块和从模块分别作为主站和从站；其特征在于：所述主控模块经主输出从输入信号线MOSI、主输入从输出信号线MISO和时钟线CLOCK与每个从模块相连接，最前端的从模块经编码线BUS与主控模块相连接，相邻的从模块经编码线BUS相连接；所述从模块连接有第一锁存器、第二锁存器和运算与门，第一锁存器的输入端经移位寄存器与MOSI信号线相连接，第二锁存器用于存储从模块的自身编码，第一锁存器和第二锁存器的输出与运算与门的输入相连接，运算与门的输出与从模块的片选信号端相连接。

本实用新型的新型四线无干预F-bus高速通讯系统，所述主控模块和从模块中均设置有SPI移位寄存器，信号线MOSI和信号线MISO的两端分别与主控模块和从模块中的SPI寄存器相连接。

本实用新型的有益效果是：本实用新型的新型四线无干预F-bus高速通讯系统，主控模块与从模块经主输出从输入信号线MOSI、主输入从输出信号线MISO、时钟线CLOCK和编码线BUS相连接，主控模块首先经编码线BUS对每个从模块进行编码；主控模块发送的片选信号经MOSI信号线发出后经移位寄存器的处理后存储在第一锁存器中，与存储在第二锁存器中的从模块的编码进行与运算，与片选信号一致的从模块被选中；主控模块与从模块经MOSI和MISO信号线进行数据的双向传输。

本实用新型的新型四线无干预F-bus高速通讯系统，可以应用于带有MCU的系统之中，也可以应用于不带有MCU的系统之中，此实用新型可以大大缩短一主多从模式下处理数据的时间，同时由于数据的接收以及发送都是由硬件来完成，其所需要的时间也是远远小于由软件接收的时间，在实际的使用过程中，由于本实用新型所需要的通讯的物理连接线较少，也可以大大减少占用MCU的资源。

附图说明

图1为本实用新型的新型四线无干预F-bus高速通讯系统的原理图；

图2为本实用新型的新型四线无干预F-bus高速通讯系统中脉冲编码示意图；

图3为本实用新型的新型四线无干预F-bus高速通讯系统中片选原理图；

图4为本实用新型的新型四线无干预F-bus高速通讯系统中时间片的原理图。

图中：1主控模块，2从模块，3移位寄存器，4第一锁存器，5第二锁存器，6运算与门。

具体实施方式

下面结合附图与实施例对本实用新型作进一步说明。

如图1所示，给出了本实用新型的新型四线无干预F-bus高速通讯系统的原理图，图3给出了本实用新型的新型四线无干预F-bus高速通讯系统中片选原理图，其由一个主控模块1和n个从模块2组成，主控模块1作为主站、从模块2作为从站，主控模块1经主输出从输入信号线MOSI、主输入从输出信号线MISO和时钟线CLOCK与每个从模块2相连接，主控模块1经编码线BUS与第一个从模块3相连接，相邻的从模块2经编码线BUS相连接。

所示的从模块2连接有第一锁存器4、第二锁存器5和运算与门6，第一锁存器5的输入端经移位寄存器3与信号线MOSI相连接，信号线MOSI发出的片选信号（待通讯的从模块的编码）经移位寄存器3的依次移位输出后存储在第一存储器4中。第二锁存器5用于存储与其相连接的从模块2的编码，第一锁存器4中存储的片选信号与第二锁存器5中存储的从模块的编码经运算与门6的与运算后，输出至从模块2的片选端，只有在片选信号与编码信号一致的情况下相应的从模块2才会被选中。

如图2所示，给出了本实用新型的新型四线无干预F-bus高速通讯系统中脉冲编码示意图，本实用新型的的通讯方式，在前置过程中主控模块1要给予后需的从模块2编码足够的时间，同时BUS线上的高电平的持续时间要大于从模块2的采样频率，如果过小从模块2的MCU的检测不到，则不能完成第一个从模块2的编码。第一个时间片的起始时间要按照时钟线上时钟来决定，这样则可以保证主控模块1和从模块2中时间片的时间统一。

时间片的大小要保证主控模块1发出查询信息，从模块2完成数据解析以及回复，同时在下一个时间片来到之前清除所有的第一锁存器4信息。主控模块1通过MOSI信号线，根据时钟信号线完成数据发送，同时由于SPI的移位寄存器的特性，在数据发送的同时，在MISO数据线上，主控将会收到由片选的模块所发出的信息。主控与有拓展模块之间的数据的搬运工作可以用MCU自带的DMA（直接存储器访问）方式完成，全过程不需要MCU参与，可以最大程度的解放MCU。

本实用新型的通讯方式是按照标准的一主多从的通讯方式，主控模块1首先是通过图上所示的BUS线发送一个编码的脉冲信号，第一个从模块2接收到之后，完成自身的编码，之后通过内部MCU运算之后，实现脉冲加一操作，然后向后发送两个脉冲信号。第二个从模块2接收到上一个模块发送的两个脉冲之后，完成自身编码的同时，MCU运算实现加一操作之后，向后传递三个脉冲，以此类推。

编码完成之后，主控模块1开始发送第一个字节片选信号，同时在时钟线产生时钟信号，时间片开始轮转，此时所有的模块都接收到了第一个片选字节，但是通过编码过程中自身所生成的片选数据进行与运算之后，所有从模块2之中只有一个与其相同，与运算之后的其输出为逻辑1，其输出置位片选信号，时间片开始计时同时等待主控模块1继续下发查询信号。其它模块运算之后输出逻辑0，则关闭运算与门，等待下一个时间片再开启。片选的从模块2接收到主控模块1模块的查询信息之后，进行数据校验，如常用的CRC16数据校验方式，保证发送传输的数据的正确性。数据校验正确之后，从模块2要在时间片要求的时间内及时将数据返回。然后清除锁存器中主控模块1下发的片选信号。完成一次完成通讯过程，即完成一个时间片。等待下一个时间片的开始。

本实用新型的脉冲编码图是由主控模块1发出的第一个脉冲信号开始的，此脉冲信号可以是一段高电平（此时BUS线要求无脉冲时为低电平），也可以是一段低电平（此时要求BUS线无脉冲时为高电平），可以是上升沿（此时要求BUS线无脉冲时为低电平），同时可以是下降沿（此时要求BUS线无脉冲时为高电平）。需要注意的是，编码脉冲的信号要绝对明显，也就是说脉冲持续时间要大于MCU最小采样时间，防止出现漏码问题。其次对于编码的跨度没有明确的要求，编码时可以选择每次加两个地址，也可以是三个地址，但编码的站号不能不大于程序中所设定的最大数值。

本实用新型采用锁存器与逻辑与门实现多模块的片选。当时钟线开始出现时钟信号的时候，时间片开始计时，主控模块1模块与从模块2的开始计时时间应当是相同的，保证每一个时间片的完整性。在脉冲编码的同时，对应于每一个站号都有一个特定的片选数据，在时间片开始轮转的同时主控模块1会优先下发一个片选数据，此片选数据会储存在第一锁存器4中同时与从模块2编号所决定第二锁存器5中的数据做与运算，相同则输出逻辑信号1实现本从模块2的片选，不相同则会关闭第一锁存器4，等待下一个时间片开启。

本实用新型所采用的时间片轮转调度，是按照嵌入式时间片轮转系统中的方式，给每一个时间片相同的时间，每一个时间片对应一个从模块2，在一个时间片中从模块2要实现片选数据的与运算，以及接收主控模块1下发的数据处理，以及将从模块2的信息上传至主控模块1。时间片轮转调度使得通讯的时间完全可以由主控模块1掌握，可以最大效率的运用时间，满足实时性的要求，需要注意的是，在每一个时间片轮中的时间是相同的，如果从模块2在属于自己的时间片中没有完成数据的上传，或者由于时间太短，没有开始上传，时间片就结束了，此时模块也不能超越规定的时间，应当停止上传，不能影响下一个时间片的运转。

Claims (2)

1.一种新型四线无干预F-bus高速通讯系统，包括主控模块（1）和多个从模块（2），主控模块和从模块分别作为主站和从站；其特征在于：所述主控模块经主输出从输入信号线MOSI、主输入从输出信号线MISO和时钟线CLOCK与每个从模块相连接，最前端的从模块经编码线BUS与主控模块相连接，相邻的从模块经编码线BUS相连接；所述从模块连接有第一锁存器（4）、第二锁存器（5）和运算与门（6），第一锁存器的输入端经移位寄存器（3）与MOSI信号线相连接，第二锁存器用于存储从模块的自身编码，第一锁存器和第二锁存器的输出与运算与门的输入相连接，运算与门的输出与从模块的片选信号端相连接。

2.根据权利要求1所述的新型四线无干预F-bus高速通讯系统，其特征在于：所述主控模块（1）和从模块（2）中均设置有SPI移位寄存器，信号线MOSI和信号线MISO的两端分别与主控模块和从模块中的SPI寄存器相连接。

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