CN212515008U - 一种有源相控阵雷达子阵接收激励系统及相控阵雷达系统 - Google Patents

Abstract

本实用新型提供了一种有源相控阵雷达子阵接收激励系统及相控阵雷达系统，其中有源相控阵雷达子阵接收激励系统基于FPGA，包括相互连接的FPGA控制单元、AD/DA单元；所述FPGA控制单元包括FPGA主控芯片、与FPGA主控芯片连接的光纤模块；所述光纤模块包括两路6.25Gbps速率的光纤接口，所述光纤模块通过两路光纤接口与波束合成单元通信连接；所述AD/DA单元包括多个ADC模块、多个DAC模块、TR组件；每个所述ADC模块和DAC模块都与FPGA主控芯片、TR组件连接。

Description

一种有源相控阵雷达子阵接收激励系统及相控阵雷达系统

技术领域

本实用新型涉及相控阵雷达技术领域，具体地说，涉及一种有源相控阵雷达子阵接收激励系统及相控阵雷达系统。

背景技术

随着科学技术的进步以及航空、航天电子技术的飞速发展，各种新体制雷达也不断出现，不少新体制雷达是以相控阵雷达技术为基础的。相控阵雷达是一种高技术雷达，它具有使天线波束作无惯性扫描和对雷达的时间、能量等资源进行自适应管理的能力,可以充分发挥雷达的潜力。因此，相控阵雷达具有广泛的应用前景，相控阵雷达技术已成为现代雷达技术的主要发展方向。

相控阵雷达正向着多功能、高可靠和低成本的方向发展，基于综合化、标准化、模块化设计理念，可以极大程度简化雷达系统设计流程，利于批量生产和降低成本，多功能相控阵雷达集中体现了现代雷达工程技术方面的最新成果和最高水平。研制高性能相控阵雷达对于提高我国防空系统的防空能力，促进我国雷达技术水平的发展，具有十分重要的意义。相控阵雷达技术发展的另一个重要方向是提高相控阵雷达的数字化程度。

而现有技术在产生可捷变的复杂信号波形的灵活性上有着不足，且雷达相控阵整个天线阵的发射信号激励源是单个信号源，需要一个从发射信号激励源到各子天线阵的功率分配系统。

实用新型内容

本实用新型基于上述现有技术的问题，提出了一种有源相控阵雷达子阵接收激励系统及相控阵雷达系统，基于FPGA、ADC、DAC、光纤模块实现整个相控阵雷达降低了对复杂馈线系统的要求，可产生多复杂信号波形，有利于按目标远近和回波强弱合理分配信号能力和提高雷达的抗干扰能力，且整个天线阵的发射信号激励源不再是单个信号源，而是多个同时工作的信号源，因此不再需要从发射信号激励源至各子天线阵的功率分配系统。

本实用新型具体实现的内容如下：

本实用新型提出了一种有源相控阵雷达子阵接收激励系统，与波束合成单元连接，所述有源相控阵雷达子阵接收激励系统包括相互连接的FPGA控制单元、AD/DA单元；

所述FPGA控制单元包括FPGA主控芯片、与FPGA主控芯片连接的光纤模块；所述光纤模块包括两路6.25Gbps速率的光纤接口，所述光纤模块通过两路光纤接口与波束合成单元通信连接；

所述AD/DA单元包括多个ADC模块、多个DAC模块、TR组件；每个所述ADC模块和 DAC模块都与FPGA主控芯片、TR组件连接。

为了更好地实现本实用新型，进一步地，所述AD/DA单元还包括同源时钟PLL模块；所述同源时钟PLL模块分别与多个ADC模块、多个DAC模块连接；所述同源时钟 PLL模块还与FPGA主控芯片、光纤模块连接。

为了更好地实现本实用新型，进一步地，所述系统还包括TR通道控制及状态检测模块、电源管理单元；所述TR通道控制及状态检测模块与FPGA主控芯片连接；

所述电源管理单元包括电源接口、EMI滤波电路、DC/DC整流电路、LDO电平；

所述电源接口输入端连接28V电源，输出端与EMI滤波电路的输入端连接；所述EMI滤波电路的输出端分别与TR组件、DC/DC整流电路连接；所述DC/DC整流电路的输出端分别连接FPGA控制单元、LDO电平；所述LDO电平与AD/DA单元连接。

为了更好地实现本实用新型，进一步地，所述FPGA控制单元还设置有与FPGA主控芯片连接的FLASH单元、控制与通信接口；所述FPGA主控芯片型号为XC7K325- 2FFG9001，所述控制与通信接口为HJ30J连接器。

为了更好地实现本实用新型，进一步地，所述同源时钟PLL模块包括PLL芯片AD9520、与PLL芯片AD9520连接的时钟电路；所述DAC模块型号为AD9783，所述 ADC模块型号为AD9643；所述ADC模块和DAC模块与FPGA主控芯片之间通过LVDS 接口、SPI总线实现连接。

为了更好地实现本实用新型，进一步地，所述光纤模块型号为JM010S。

一种相控阵雷达系统，包括波束合成单元、时钟分配单元、与波束合成单元和时钟分配单元连接的多个有源相控阵雷达子阵接收激励系统；所述有源相控阵雷达子阵接收激励系统与波束合成单元连接，包括相互连接的FPGA控制单元、AD/DA单元、TR通道控制及状态检测模块、电源管理单元；

所述FPGA控制单元包括FPGA主控芯片、与FPGA主控芯片连接的光纤模块、FLASH单元、控制与通信接口；所述光纤模块包括两路6.25Gbps速率的光纤接口，所述光纤模块通过两路光纤接口与波束合成单元通信连接；

所述AD/DA单元包括多个ADC模块、多个DAC模块、TR组件、同源时钟PLL模块；每个所述ADC模块和DAC模块都与FPGA主控芯片、TR组件连接；所述同源时钟PLL模块分别与多个ADC模块、多个DAC模块连接；所述同源时钟PLL模块还与FPGA主控芯片、光纤模块连接；

所述TR通道控制及状态检测模块与FPGA主控芯片连接；

所述电源管理单元包括电源接口、EMI滤波电路、DC/DC整流电路、LDO电平；所述电源接口输入端连接28V电源，输出端与EMI滤波电路的输入端连接；所述EMI滤波电路的输出端分别与TR组件、DC/DC整流电路连接；所述DC/DC整流电路的输出端分别连接 FPGA控制单元、LDO电平；所述LDO电平与AD/DA单元连接。

为了更好地实现本实用新型，进一步地，所述FPGA主控芯片型号为XC7K325-2FFG9001，所述控制与通信接口为HJ30J连接器；

所述同源时钟PLL模块包括PLL芯片AD9520、与PLL芯片AD9520连接的时钟电路；所述DAC模块型号为AD9783，所述ADC模块型号为AD9643；所述ADC模块和DAC模块与FPGA主控芯片之间通过LVDS接口、SPI总线实现连接；

所述光纤模块型号为JM010S。

本实用新型与现有技术相比具有以下优点及有益效果：

(1)子阵级别上采用该模块产生各子阵发射激励信号将使有源相控阵天线发射波束的形成具有自适应能力；各子阵单元可独立生成信号，各子阵的发射信号受信号波形产生器控制，完全是以数字的方式产生IQ数据信号，具有产生可捷变的复杂信号波形的灵活性；

(2)与一般有源相控阵天线相比，整个天线阵的发射信号激励源不再是单个信号源，而是多个同时工作的信号源，因此不再需要从发射信号激励源至各子天线阵的功率分配系统；

(3)本实用新型为数字接收激励模块，便于通过软件补偿和修正各子阵之间信号的幅相误差。采用相位幅度的数字控制方式，以改变数字控制码方式实现移相器和衰减器的功能，可根据测量各子阵信号的幅度和相位值，通过软件方式修改信号波形产生器产生IQ信号的幅度和相位值，从而在不修改其它参数的情况下，进行幅相误差修正。

附图说明

图1为本实用新型硬件设计框图；

图2为本实用新型具体使用的DAC模块芯片内部框图；

图3为本实用新型具体使用的ADC模块芯片内部框图；

图4为本实用新型实现数字下变频的流程示意图；

图5为本实用新型实现数字上变频的流程示意图；

图6为本实用新型噪声频率示意图；

图7为本实用新型相控阵雷达系统模块组成示意图。

具体实施方式

为了更清楚地说明本实用新型实施例的技术方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本实用新型中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

实施例1：

本实用新型提出了一种有源相控阵雷达子阵接收激励系统，与波束合成单元连接，如图1、图2、图3所示，包括相互连接的FPGA控制单元、AD/DA单元、TR通道控制及状态检测模块、电源管理单元；

所述FPGA控制单元包括FPGA主控芯片、与FPGA主控芯片连接的光纤模块、FLASH单元、控制与通信接口；所述光纤模块包括两路6.25Gbps速率的光纤接口，所述光纤模块通过两路光纤接口与波束合成单元通信连接；

所述AD/DA单元包括多个ADC模块、多个DAC模块、TR组件、同源时钟PLL模块；每个所述ADC模块和DAC模块都与FPGA主控芯片、TR组件连接；所述同源时钟PLL模块分别与多个ADC模块、多个DAC模块连接；所述同源时钟PLL模块还与FPGA主控芯片、光纤模块连接；需要注意的是，图1中光纤模块与同源时钟PLL模块之间的连接关系未示出；

所述TR通道控制及状态检测模块与FPGA主控芯片连接；

所述电源管理单元包括电源接口、EMI滤波电路、DC/DC整流电路、LDO电平；所述电源接口输入端连接28V电源，输出端与EMI滤波电路的输入端连接；所述EMI滤波电路的输出端分别与TR组件、DC/DC整流电路连接；所述DC/DC整流电路的输出端分别连接 FPGA控制单元、LDO电平；所述LDO电平与AD/DA单元连接。

所述FPGA主控芯片型号为XC7K325-2FFG9001，所述控制与通信接口为HJ30J连接器；

所述同源时钟PLL模块包括PLL芯片AD9520、与PLL芯片AD9520连接的时钟电路；所述DAC模块型号为AD9783，所述ADC模块型号为AD9643；所述ADC模块和DAC模块与FPGA主控芯片之间通过LVDS接口、SPI总线实现连接。

所述光纤模块型号为JM010S。

实施例2：

本实用新型还提出了一种相控阵雷达系统，包括多个有源相控阵雷达子阵接收激励系统；如图1、图2、图3所示，所述有源相控阵雷达子阵接收激励系统与波束合成单元连接，包括相互连接的FPGA控制单元、AD/DA单元、TR通道控制及状态检测模块、电源管理单元；所述FPGA控制单元包括FPGA主控芯片、与FPGA主控芯片连接的光纤模块、FLASH单元、控制与通信接口；所述光纤模块包括两路6.25Gbps速率的光纤接口，所述光纤模块通过两路光纤接口与波束合成单元通信连接；

所述AD/DA单元包括多个ADC模块、多个DAC模块、TR组件、同源时钟PLL模块；每个所述ADC模块和DAC模块都与FPGA主控芯片、TR组件连接；所述同源时钟PLL模块分别与多个ADC模块、多个DAC模块连接；所述同源时钟PLL模块还与FPGA主控芯片、光纤模块连接；

所述TR通道控制及状态检测模块与FPGA主控芯片连接；

所述电源管理单元包括电源接口、EMI滤波电路、DC/DC整流电路、LDO电平；所述电源接口输入端连接28V电源，输出端与EMI滤波电路的输入端连接；所述EMI滤波电路的输出端分别与TR组件、DC/DC整流电路连接；所述DC/DC整流电路的输出端分别连接 FPGA控制单元、LDO电平；所述LDO电平与AD/DA单元连接。

为了更好地实现本实用新型，进一步地，所述FPGA主控芯片型号为XC7K325-2FFG9001，所述控制与通信接口为HJ30J连接器；

所述同源时钟PLL模块包括PLL芯片AD9520、与PLL芯片AD9520连接的时钟电路；所述DAC模块型号为AD9783，所述ADC模块型号为AD9643；所述ADC模块和DAC模块与FPGA主控芯片之间通过LVDS接口、SPI总线实现连接。

所述光纤模块型号为JM010S。

本实施例的其他部分与上述实施例1相同，故不再赘述。

实施例3：

本实用新型在上述实施例1-2任一项的基础上，进一步地，给出具体使用了4片ADC和4 片DAC的实施例：本实施例基于FPGA+ADC+DAC架构，通过ADC接收TR组件的中频信号，将采样的信号进行下变频处理为基带数据，然后将基带数据经光纤传送到波束合成单元(DBF)；将波束合成单元传送的基带数据经过FPGA上变频后送入DAC变为中频信号，再将中频信号送入TR组件中；基于多通道同步技术，完成雷达信号下行信号的同步采集和雷达信号上行数据的同步发送；基于光纤技术，作为子阵接收激励模块和波束合成单元数据传输的桥梁。采用1分12路时钟驱动器，实现FPGA、4片ADC、4片DAC及光纤模块的时钟同源；采用4片高达250M采样率的双通道ADC芯片，通过LVDS接口挂载到FPGA 的IO上，各通道之间采用同源时钟，并通过SYNC信号实现通道间同步；设计采用4片高达250M采样率的双通道DAC芯片，通过LVDS接口挂载到FPGA的IO上，各通道之间采用同源时钟，并通过DCO时钟和DCI时钟实现通道间同步；设计采用两路高达6.25Gbps 速率的光纤接口，用作与波束合成单元的数据交互；设计时产生TR电源及电源开关控制时序，避免由于上电时序导致TR工作异常，同时设计TR通道控制及状态检测。

本实施例的其他部分与上述实施例1-2任一项相同，故不再赘述。

实施例4：

本实用新型在上述实施例3的基础上，进一步地，如图4、图5、图6所示，子阵接收激励模块上电后加载存放于FLASH中的固件并引导FPGA进行初始状态，通过SPI总线配置挂载在FPGA上的4片ADC、4片DAC以及PLL，初始化Aurora8B10B协议处理器， Aurora8B10B的速率设计为6.25Gbps。

当系统工作在接收模式时，将8路中频输入信号通过ADC进行采样后通过LVDS电平送入FPGA中，首先将LVDS电平进行差分转单端操作，然后通过IDDR模块将单端数据转换为中频IQ数据，FPGA内部产生VCO正余弦信号，将中频IQ数据分别乘以余弦和正弦信号进行数字下变频处理，再分别经过低通滤波器LPF后变为基带IQ数据，将基带IQ 数据打包后通过光纤传送到波束合成处理模块；所述低通滤波器LPF为FPGA主控芯片中自带。

系统工作在发射时，将从光纤接收到的基带IQ数据进行低通滤波处理，FPGA内部产生VCO正余弦信号，将基带IQ数据分别乘以余弦和正弦信号进行数字上变频处理，上变频后将IQ数据进行合并处理，再转换为LVDS电平后送入多通道的DAC转换为模拟信号送入TR的发射通道，同时光纤传送的控制参数解析并控制发射通道的增益及使能。

分别对4片ADC和4片DAC进行同步处理，避免器件带来的相位误差。

本实施例的其他部分与上述实施例3相同，故不再赘述。

实施例5：

本实用新型还公开了一种相控阵雷达系统，如图7所示，包括波束合成单元、时钟分配单元、与波束合成单元和时钟分配单元连接的多个有源相控阵雷达子阵接收激励系统；所述有源相控阵雷达子阵接收激励系统与波束合成单元连接，包括相互连接的FPGA控制单元、 AD/DA单元、TR通道控制及状态检测模块、电源管理单元；

所述FPGA控制单元包括FPGA主控芯片、与FPGA主控芯片连接的光纤模块、FLASH单元、控制与通信接口；所述光纤模块包括两路6.25Gbps速率的光纤接口，所述光纤模块通过两路光纤接口与波束合成单元通信连接；

所述AD/DA单元包括多个ADC模块、多个DAC模块、TR组件、同源时钟PLL模块；每个所述ADC模块和DAC模块都与FPGA主控芯片、TR组件连接；所述同源时钟PLL模块分别与多个ADC模块、多个DAC模块连接；所述同源时钟PLL模块还与FPGA主控芯片、光纤模块连接；

所述TR通道控制及状态检测模块与FPGA主控芯片连接；

所述电源管理单元包括电源接口、EMI滤波电路、DC/DC整流电路、LDO电平；所述电源接口输入端连接28V电源，输出端与EMI滤波电路的输入端连接；所述EMI滤波电路的输出端分别与TR组件、DC/DC整流电路连接；所述DC/DC整流电路的输出端分别连接 FPGA控制单元、LDO电平；所述LDO电平与AD/DA单元连接。

为了更好地实现本实用新型，进一步地，所述FPGA主控芯片型号为XC7K325-2FFG9001，所述控制与通信接口为HJ30J连接器；

所述同源时钟PLL模块包括PLL芯片AD9520、与PLL芯片AD9520连接的时钟电路；所述DAC模块型号为AD9783，所述ADC模块型号为AD9643；所述ADC模块和DAC模块与FPGA主控芯片之间通过LVDS接口、SPI总线实现连接；

所述光纤模块型号为JM010S。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。

Claims (9)

1.一种有源相控阵雷达子阵接收激励系统，与波束合成单元连接，其特征在于，包括相互连接的FPGA控制单元、AD/DA单元；

所述FPGA控制单元包括FPGA主控芯片、与FPGA主控芯片连接的光纤模块；所述光纤模块包括两路6.25Gbps速率的光纤接口，所述光纤模块通过两路光纤接口与波束合成单元通信连接；

所述AD/DA单元包括多个ADC模块、多个DAC模块、TR组件；每个所述ADC模块和DAC模块都与FPGA主控芯片、TR组件连接。

2.如权利要求1所述的一种有源相控阵雷达子阵接收激励系统，其特征在于，所述AD/DA单元还包括同源时钟PLL模块；所述同源时钟PLL模块分别与多个ADC模块、多个DAC模块连接；所述同源时钟PLL模块还与FPGA主控芯片、光纤模块连接。

3.如权利要求2所述的一种有源相控阵雷达子阵接收激励系统，其特征在于，所述系统所述系统还包括TR通道控制及状态检测模块、电源管理单元；所述TR通道控制及状态检测模块与FPGA主控芯片连接；

所述电源管理单元包括电源接口、EMI滤波电路、DC/DC整流电路、LDO电平；

所述电源接口输入端连接28V电源，输出端与EMI滤波电路的输入端连接；所述EMI滤波电路的输出端分别与TR组件、DC/DC整流电路连接；所述DC/DC整流电路的输出端分别连接FPGA控制单元、LDO电平；所述LDO电平与AD/DA单元连接。

4.如权利要求2或3任一项所述的一种有源相控阵雷达子阵接收激励系统，其特征在于，所述FPGA控制单元还设置有与FPGA主控芯片连接的FLASH单元、控制与通信接口；所述FPGA主控芯片型号为XC7K325-2FFG9001，所述控制与通信接口为HJ30J连接器。

5.如权利要求4所述的一种基于FPGA的有源相控阵雷达子阵接收激励系统，其特征在于，所述同源时钟PLL模块包括PLL芯片AD9520、与PLL芯片AD9520连接的时钟电路。

6.如权利要求5所述的一种有源相控阵雷达子阵接收激励系统，其特征在于，所述DAC模块型号为AD9783，所述ADC模块型号为AD9643；所述ADC模块和DAC模块与FPGA主控芯片之间通过LVDS接口、SPI总线实现连接。

7.如权利要求6所述的一种有源相控阵雷达子阵接收激励系统，其特征在于，所述光纤模块型号为JM010S。

8.一种相控阵雷达系统，包括权利要求3所述的一种有源相控阵雷达子阵接收激励系统，其特征在于，还包括波束合成单元、时钟分配单元；所述波束合成单元和时钟分配单元连接多个有源相控阵雷达子阵接收激励系统。

9.如权利要求8所述的一种相控阵雷达系统，其特征在于，所述FPGA主控芯片型号为XC7K325-2FFG9001，所述控制与通信接口为HJ30J连接器；

所述同源时钟PLL模块包括PLL芯片AD9520、与PLL芯片AD9520连接的时钟电路；所述DAC模块型号为AD9783，所述ADC模块型号为AD9643；所述ADC模块和DAC模块与FPGA主控芯片之间通过LVDS接口、SPI总线实现连接；

所述光纤模块型号为JM010S。

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