CN212302254U - 一种mcu的保护装置和mcu电路 - Google Patents

Abstract

本实用新型公开了一种MCU的保护装置和MCU电路，该装置包括：去耦单元、限流单元和/或接地单元；其中，所述去耦单元，用于对所述MCU的供电电源的供电信号进行去耦处理，以降低所述MCU的供电端口的阻抗；和/或，所述限流单元，用于对所述MCU的I/O端口的I/O信号进行限流处理，以降低所述MCU的I/O端口上的干扰电流；和/或，所述接地单元，用于将所述MCU的模拟地和所述MCU的数字地连接在一起，为所述MCU的数字电路上的干扰信号提供泄放通道。本实用新型的方案，可以解决芯片的EFT抗扰度差的问题，达到提升芯片的EFT抗扰度的效果。

Description

一种MCU的保护装置和MCU电路

技术领域

本实用新型属于电子电路技术领域，具体涉及一种MCU的保护装置和MCU电路，尤其涉及一种增加EFT抗扰度的IC芯片最小单元电路和MCU电路。

背景技术

印刷电路板(Printed Circuit Board，PCB)在受到电快速瞬变脉冲群(EFT)干扰时，微控制单元(MCU)的供电回路易受影响，造成芯片死机、复位，影响了产品的电磁兼容(EMC)性能。

上述内容仅用于辅助理解本实用新型的技术方案，并不代表承认上述内容是现有技术。

实用新型内容

本实用新型的目的在于，提供一种MCU的保护装置和MCU电路，以解决芯片的EFT抗扰度差的问题，达到提升芯片的EFT抗扰度的效果。

本实用新型提供一种MCU的保护装置，包括：去耦单元、限流单元和/或接地单元；其中，所述去耦单元，用于对所述MCU的供电电源的供电信号进行去耦处理，以降低所述MCU的供电端口的阻抗；和/或，所述限流单元，用于对所述MCU的I/O端口的I/O信号进行限流处理，以降低所述MCU的I/O端口上的干扰电流；和/或，所述接地单元，用于将所述MCU的模拟地和所述MCU的数字地连接在一起，为所述MCU的数字电路上的干扰信号提供泄放通道。

可选地，所述去耦单元，包括：两个以上去耦电容；两个以上所述去耦电容，并联设置在所述MCU的供电端口。

可选地，所述MCU的供电端口，包括：VSS端口和VDD端口；两个以上所述去耦电容中每个去耦电容的第一端，连接至所述VSS端，并连接至所述MCU的外部模拟地；每个去耦电容的第二端，连接至所述VDD端，并连接至所述MCU的供电电源的供电端。

可选地，所述去耦单元，还包括：晶振；所述晶振，设置在所述MCU的时钟端口。

可选地，所述晶振、和/或两个以上所述去耦电容，与所述MCU的供电端之间的距离，在设定距离范围内。

可选地，所述限流单元，包括：限流电阻；所述限流电阻的数量，与所述MCU的I/O端口的数量相同；每个所述限流电阻，设置在所述MCU的每个I/O端口。

可选地，所述接地单元，包括：导线；所述导线，用于将所述MCU的数字地连接至所述MCU的模拟地，并连接至所述MCU的外部模拟地。

与上述装置相匹配，本实用新型再一方面提供一种MCU电路，包括：以上所述的MCU的保护装置。

由此，本实用新型的方案，通过设置MCU最小单元电路，在MCU与电源之间增加去耦单元、在MCU与外设电路之间增加限流单元、和/或将MCU的数字地与模拟地连接在一起，解决芯片的EFT抗扰度差的问题，达到提升芯片的EFT抗扰度的效果，进而可以解决芯片在受到EFT干扰时电磁兼容性能差的问题，达到提升芯片在受到EFT干扰时电磁兼容性能的效果。

本实用新型的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本实用新型而了解。

下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。

附图说明

图1为本实用新型的MCU的保护装置的一实施例的结构示意图；

图2为单片机最小单元电路的结构示意图；

图3为EFT脉冲群波形示意图；

图4为单个EFT脉冲波形示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合本实用新型具体实施例及相应的附图对本实用新型技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

根据本实用新型的实施例，提供了一种MCU的保护装置。参见图1所示本实用新型的装置的一实施例的结构示意图。该MCU的保护装置去耦单元、限流单元和/或接地单元。

在一个可选例子中，所述去耦单元，设置在所述MCU的供电端口，具体是设置在开关电源的输出端口与MUC的供电端口之间，可以用于对所述MCU的供电电源的供电信号进行去耦处理，即对所述MCU的开关电源的供电信号进行去耦处理，以降低所述MCU的供电端口的阻抗。例如：在MCU的供电引脚VDD和VSS上并联使用了3个100nF电容和1个10uF电容，相比芯片厂家推荐的一个0.1uF电容，此设计能更好得降低芯片供电引脚端口的阻抗，芯片供电回路的电源稳定性更高，具有更高的抗扰度性能，使芯片的防护效果更好。

可选地，所述去耦单元，可以包括：两个以上去耦电容。两个以上所述去耦电容，并联设置在所述MCU的供电端口。

例如：两个以上所述去耦电容中，第一去耦电容、第二去耦电容、第三去耦电容和第四去耦电容中每个电容的第一连接端，接MCU的VSS端，并接模拟地。第一去耦电容、第二去耦电容、第三去耦电容和第四去耦电容中每个电容的第二连接端，接MCU的VDD端，并接开关电源的输出端(即Power supply端)。

由此，通过在MCU的供电端口并联设置两个以上去耦电容，可以降低芯片供电引脚端口的阻抗，使芯片供电回路的电源稳定性更高，能够提高芯片的抗扰度性能。

更可选地，所述MCU的供电端口，可以包括：VSS端口和VDD端口。两个以上所述去耦电容中每个去耦电容的第一端，连接至所述VSS端，并连接至所述MCU的外部模拟地。每个去耦电容的第二端，连接至所述VDD端，并连接至所述MCU的供电电源的供电端。

更可选地，所述去耦单元，还可以包括：晶振。所述晶振，设置在所述MCU的时钟端口。

由此，通过晶振，可以提高MCU的供电信号的稳定性。

更进一步可选地，所述晶振、和/或两个以上所述去耦电容，与所述MCU的供电端之间的距离，在设定距离范围内。

例如：芯片的去耦电容和晶振等应尽量靠近芯片引脚放置，以减小PCB上的走线长度。

由此，通过使去耦电容、晶振等靠近MCU的供电端，可以减小PCB上的走线长度而避免PCB上该网络的阻抗过高，从而减小该网络上的电压波动，减小该网络上的电压波动对芯片的影响，进而尽可能保证芯片的正常工作。

在一个可选例子中，所述限流单元，设置在所述MCU的I/O端口，可以用于对所述MCU的I/O端口的I/O信号进行限流处理，以降低所述MCU的I/O端口上的干扰电流。例如：芯片的I/O端口增加限流电阻后，I/O端口上的干扰电流就会降低，减弱了对芯片造成的影响，增强了电路的抗扰度性能。

可选地，所述限流单元，可以包括：限流电阻。所述限流电阻的数量，与所述MCU的I/O端口的数量相同。每个所述限流电阻，设置在所述MCU的每个I/O端口。

例如：并联设置的多个限流电阻，每个限流电阻设置在MCU的一个I/O端口与外设电路之间。

由此，通过在MCU的每个I/o端口设置一个限流电阻，可以降低I/O端口上的干扰电流，减弱干扰电流对芯片造成的影响，有利于增强MCU的抗扰度性能。

在一个可选例子中，所述接地单元，可以用于将所述MCU的模拟地和所述MCU的数字地连接在一起，为所述MCU的数字电路上的干扰信号提供泄放通道。例如：将芯片数字地与模拟地连接在一起，模拟地一般与电源地相连，数字电路上的干扰有了泄放通道，芯片数字地的电压稳定性就能得到提高，进而提高EFT抗扰度。

由此，通过设置MCU最小单元电路，在MCU与电源之间增加去耦单元、在MCU与外设电路之间增加限流单元、和/或将MCU的数字地与模拟地连接在一起，可以解决芯片的EFT抗扰度差的问题，提升芯片的EFT抗扰度。

可选地，所述接地单元，可以包括：导线。所述导线，可以用于将所述MCU的数字地连接至所述MCU的模拟地，并连接至所述MCU的外部模拟地。

由此，通过将所述MCU的数字地连接至所述MCU的模拟地，并连接至所述MCU的外部模拟地，可以提高MCU的数字地的稳定性，进而可以提高MCU的EFT抗扰度。

经大量的试验验证，采用本实用新型的技术方案，通过设置MCU最小单元电路，在MCU与电源之间增加去耦单元、在MCU与外设电路之间增加限流单元、和/或将MCU的数字地与模拟地连接在一起，具有较高的EFT抗扰度性能，且适可以用于大部分单片机芯片，可以提升芯片在受到EFT干扰时电磁兼容性能。

根据本实用新型的实施例，还提供了对应于MCU的保护装置的一种MCU电路。该MCU电路可以包括：以上所述的MCU的保护装置。

在一些方案中，通过在MCU单元前面加抗干扰电路，以提高MCU的抗干扰性能，但增加了设计成本，且通用性不高，需针对不同产品进行对应的去耦等抗干扰设计。

在另一些方案中，将芯片的电源线和地线设计成一种干线，使芯片与外部设备的连接处形成单点连接，避免了各个外部设备的电源端或接地端与芯片的电源端或接地端构成繁杂的走线情形，提高了MCU抗干扰性能，但MCU的抗扰度效果有限。

在一个可选实施方式中，本实用新型的方案，提供了一种提高芯片EFT抗扰度的MCU最小单元电路设计方案，即一种适可以用于大部分芯片的MCU最小单元电路，此电路设计具有较高的EFT抗扰度性能，且适可以用于大部分单片机芯片，可以提升芯片在受到EFT干扰时电磁兼容性能。

具体地，本实用新型的方案提供的一种具有较高的EFT抗扰度性能单片机最小单元电路设计，解决了以往需要根据不同外设电路不断调试芯片最小单元电路参数或额外增加去耦电路或磁环的问题，具有较强的通用性和EFT抗扰度。这样，增加了MCU抗EFT干扰性能，降低了其复位、死机的风险，也提升了产品的电磁兼容性能，适可以用于大部分MCU最小单元电路设计，而且，设计生产成本较低。

在一个可选具体实施方式中，可以参见图2至图4所示的例子，对本实用新型的方案的具体实现过程进行示例性说明。

图2为单片机最小单元电路的结构示意图。如图2所示，单片机最小单元电路，可以包括：开关电源、去耦单元、MCU、限流单元和外设电路，外设电路可以是液晶显示板。开关电源的输入端接交流电源(即AC 220V)，开关电源的输出端经去耦单元后连接至MCU的电源端(如VSS端、VCC端)，MCU的I/O端经限流单元连接至外设电路，MCU的接地端(如AGND端、DGND端)接地。

其中，去耦单元，可以包括：第一去耦电容、第二去耦电容、第三去耦电容和第四去耦电容。第一去耦电容、第二去耦电容、第三去耦电容和第四去耦电容，并联设置。第一去耦电容、第二去耦电容、第三去耦电容和第四去耦电容中每个电容的第一连接端，接MCU的VSS端，并接模拟地。第一去耦电容、第二去耦电容、第三去耦电容和第四去耦电容中每个电容的第二连接端，接MCU的VDD端，并接开关电源的输出端(即Power supply端)。第一去耦电容的电容值，大于第二去耦电容、第三去耦电容和第四去耦电容中每个电容的电容值。

限流单元，可以包括：并联设置的多个限流电阻，每个限流电阻设置在MCU的一个I/O端口与外设电路之间。

图3为EFT脉冲群波形示意图。由图3可知，EFT的特征是电压上升时间快、能量低、持续时间短、重复率高。测试时，EFT干扰通过电源线、信号线等方式耦合到PCB板上，公式

给出了电源网络允许的最大阻抗，若电源网络阻抗大于此范围，则MCU易受到干扰造成死机、复位；所以，通过去耦电容，可以减小电源网络阻抗。

图4为单个EFT脉冲波形示意图。由图4可知，EFT单个脉冲的上升时间为5ns，根据FFT，可以得出其频谱带宽约为

T为单个脉冲的上升时间，t_r指的是波形的上升时间。因此，如图2所示在MCU的供电引脚VDD和VSS上并联使用了3个100nF电容和1个10uF电容，相比芯片厂家推荐的一个0.1uF电容，此设计能更好得降低芯片供电引脚端口的阻抗，芯片供电回路的电源稳定性更高，具有更高的抗扰度性能，使芯片的防护效果更好。

可选地，考虑到PCB上的走线长度对EFT测试结果也至关重要，PCB上的走线长度太长易导致PCB上该网络的阻抗过高，进而造成该网络上的电压波动较大，影响芯片的正常工作。因此芯片的去耦电容和晶振等应尽量靠近芯片引脚放置，以减小PCB上的走线长度。晶振连接到单片机MCU的时钟引脚如输入时钟引脚(XCLK引脚)上，作用是给芯片的工作提供一个基准时钟频率。

其中，芯片的去耦电容和晶振等应尽量芯片引脚放置，可以是将晶振的两个引脚与单片机的时钟引脚如输入时钟引脚(XCLK引脚)直接相连，并尽量靠近(如减小引脚的接线长度)；将去耦电容的两个引脚与单片机的VSS端和VDD端直接相连，并尽量靠近(如减小引脚的接线长度)。

可选地，将芯片数字地与模拟地连接在一起，模拟地一般与电源地相连，数字电路上的干扰有了泄放通道，芯片数字地的电压稳定性就能得到提高，进而提高EFT抗扰度。

可选地，芯片的I/O端口增加限流电阻，从实现功能的角度考虑，许多I/O端口采样的是电压信号，无需使用限流电阻，但如果I/O端口的走线靠近干扰源(如被施加EFT干扰的电源线或通讯线)或靠近PCB敷铜，其上的干扰电压就会耦合到I/O端口的走线上，进而影响芯片工作状态，造成芯片死机、复位。所以，芯片的I/O端口增加限流电阻后，I/O端口上的干扰电流就会降低，减弱了对芯片造成的影响，增强了电路的抗扰度性能。

由于本实施例的MCU电路所实现的处理及功能基本相应于前述装置的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。

经大量的试验验证，采用本实用新型的技术方案，通过设置MCU最小单元电路，在MCU与电源之间增加去耦单元、在MCU与外设电路之间增加限流单元、和/或将MCU的数字地与模拟地连接在一起，解决了以往需要根据不同外设电路不断调试芯片最小单元电路参数或额外增加去耦电路或磁环的问题，具有较强的通用性和EFT抗扰度。

根据本实用新型的实施例，还提供了对应于MCU电路的一种MCU的保护方法。该MCU的保护方法可以包括：以下至少一种处理过程。

第一种处理过程：通过去耦单元，对所述MCU的供电电源的供电信号进行去耦处理，即对所述MCU的开关电源的供电信号进行去耦处理，以降低所述MCU的供电端口的阻抗。例如：在MCU的供电引脚VDD和VSS上并联使用了3个100nF电容和1个10uF电容，相比芯片厂家推荐的一个0.1uF电容，此设计能更好得降低芯片供电引脚端口的阻抗，芯片供电回路的电源稳定性更高，具有更高的抗扰度性能，使芯片的防护效果更好。

第二种处理过程：通过限流单元，对所述MCU的I/O端口的I/O信号进行限流处理，以降低所述MCU的I/O端口上的干扰电流。例如：芯片的I/O端口增加限流电阻后，I/O端口上的干扰电流就会降低，减弱了对芯片造成的影响，增强了电路的抗扰度性能。

第三种处理过程：通过接地单元，将所述MCU的模拟地和所述MCU的数字地连接在一起，为所述MCU的数字电路上的干扰信号提供泄放通道。例如：将芯片数字地与模拟地连接在一起，模拟地一般与电源地相连，数字电路上的干扰有了泄放通道，芯片数字地的电压稳定性就能得到提高，进而提高EFT抗扰度。

由此，通过设置MCU最小单元电路，在MCU与电源之间增加去耦单元、在MCU与外设电路之间增加限流单元、和/或将MCU的数字地与模拟地连接在一起，可以解决芯片的EFT抗扰度差的问题，提升芯片的EFT抗扰度。

可选地，在去耦单元中，晶振、和/或两个以上去耦电容，与MCU的供电端之间的距离，在设定距离范围内。

例如：芯片的去耦电容和晶振等应尽量靠近芯片引脚放置，以减小PCB上的走线长度。

由此，通过使去耦电容、晶振等靠近MCU的供电端，可以减小PCB上的走线长度而避免PCB上该网络的阻抗过高，从而减小该网络上的电压波动，减小该网络上的电压波动对芯片的影响，进而尽可能保证芯片的正常工作。

由于本实施例的方法所实现的处理及功能基本相应于前述MCU电路的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。

经大量的试验验证，采用本实施例的技术方案，通过设置MCU最小单元电路，在MCU与电源之间增加去耦单元、在MCU与外设电路之间增加限流单元、和/或将MCU的数字地与模拟地连接在一起，增加了MCU抗EFT干扰性能，降低了其复位、死机的风险，也提升了产品的电磁兼容性能，适用于大部分MCU最小单元电路设计，而且，设计生产成本较低。

综上，本领域技术人员容易理解的是，在不冲突的前提下，上述各有利方式可以自由地组合、叠加。

以上所述仅为本实用新型的实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的权利要求范围之内。

Claims (8)

1.一种MCU的保护装置，其特征在于，包括：去耦单元、限流单元和/或接地单元；其中，

所述去耦单元，用于对所述MCU的供电电源的供电信号进行去耦处理，以降低所述MCU的供电端口的阻抗；和/或，

所述限流单元，用于对所述MCU的I/O端口的I/O信号进行限流处理，以降低所述MCU的I/O端口上的干扰电流；和/或，

所述接地单元，用于将所述MCU的模拟地和所述MCU的数字地连接在一起，为所述MCU的数字电路上的干扰信号提供泄放通道。

2.根据权利要求1所述的MCU的保护装置，其特征在于，所述去耦单元，包括：两个以上去耦电容；两个以上所述去耦电容，并联设置在所述MCU的供电端口。

3.根据权利要求2所述的MCU的保护装置，其特征在于，所述MCU的供电端口，包括：VSS端口和VDD端口；两个以上所述去耦电容中每个去耦电容的第一端，连接至所述VSS端，并连接至所述MCU的外部模拟地；每个去耦电容的第二端，连接至所述VDD端，并连接至所述MCU的供电电源的供电端。

4.根据权利要求2所述的MCU的保护装置，其特征在于，所述去耦单元，还包括：晶振；所述晶振，设置在所述MCU的时钟端口。

5.根据权利要求4所述的MCU的保护装置，其特征在于，所述晶振、和/或两个以上所述去耦电容，与所述MCU的供电端之间的距离，在设定距离范围内。

6.根据权利要求1至5中任一项所述的MCU的保护装置，其特征在于，所述限流单元，包括：限流电阻；所述限流电阻的数量，与所述MCU的I/O端口的数量相同；每个所述限流电阻，设置在所述MCU的每个I/O端口。

7.根据权利要求1至5中任一项所述的MCU的保护装置，其特征在于，所述接地单元，包括：导线；所述导线，用于将所述MCU的数字地连接至所述MCU的模拟地，并连接至所述MCU的外部模拟地。

8.一种MCU电路，其特征在于，包括：如权利要求1至7中任一项所述的MCU的保护装置。

Images