CN211791455U - 一种降低时钟emi的滤波电路 - Google Patents

Abstract

本实用新型公开一种降低时钟EMI的滤波电路，包括连接于时钟信号源端与时钟信号接收端之间时钟线上的阻抗匹配单元、带通滤波器；所述阻抗匹配单元连接在时钟信号源端的时钟信号输出端，用于防止时钟信号反射；所述带通滤波器包括若干个并联连接的平衡式双线滤波器，且并联后再串联进时钟线，用于滤除基频以外的噪声。本实用新型对时钟信号上升沿下降沿影响比传统滤波方案小，在保证信号完整性的情况下解决时钟EMI(电磁干扰)问题。

Description

一种降低时钟EMI的滤波电路

技术领域

本实用新型涉及电磁兼容技术领域，尤其涉及一种降低时钟EMI的滤波电路。

背景技术

21世纪电子产品智能化、高速化发展，EMC(电磁兼容)在电子产品中越来越重要，相关标准也越来越严格。目前，电子产品的使用趋势是：

1)使用密集度增加，所以有更多电磁噪声源，每个电子产品的距离更近，更容易发射和接收电磁噪声；

2)电子设备性能提高，性能提高的基础是电路传输速率提高，也就是时钟频率和信号速率提高，这导致了更强的电磁噪声；另外，电子设备性能提高，也意味着功能增加，所以电路规模扩大，电子产品越来越复杂，噪声有更多的可能性和复杂性；

3)电子设备小型化和省电，这意味着PCB空间更小，电路之间距离更近，增加了线路之间的耦合和串扰。

以上各种原因使得时钟问题成为了EMI(电磁干扰)的最大问题，解决了时钟问题，就解决了70％的EMI(电磁干扰)问题。

现有抑制时钟电磁发射干扰的方案主要包括屏蔽、滤波和接地三种。而这些方案或多或少会因为其他一些外部因素导致抑制效果不理想，具体为：

1)传统屏蔽方案利用金属屏蔽壳对PCB上的电磁噪声进行“封锁”，或者对排线进行屏蔽，该屏蔽层因无法实现有效接地，导致屏蔽抑制效果不理想，而且屏蔽增加了很多人工成本，也不利于批量生产。

2)传统滤波方案通常采用电阻、电感、磁珠、电容等元器件组成RC滤波、LC滤波、π型滤波等，滤波效果很有限，该滤波方式因为差模阻抗的存在会影响时钟的上升沿时间和幅值，从而影响该线路信号完整性，影响电子产品工作的稳定性。

3)传统接地一般是对时钟线进行包地处理，给时钟完整的参考平面，但是随着电子产品的发展，时钟频率升高，这种方式已经不能完全抑制时钟噪声。

实用新型内容

本实用新型的目的是提供一种降低时钟EMI的滤波电路，对时钟信号上升沿下降沿影响比传统滤波方案小，在保证信号完整性的情况下解决时钟EMI(电磁干扰)问题。

为实现上述目的，采用以下技术方案：

一种降低时钟EMI的滤波电路，包括连接于时钟信号源端与时钟信号接收端之间时钟线上的阻抗匹配单元、带通滤波器；所述阻抗匹配单元连接在时钟信号源端的时钟信号输出端，用于防止时钟信号反射；所述带通滤波器包括若干个并联连接的平衡式双线滤波器，且并联后再串联进时钟线，用于滤除基频以外的噪声。

较佳地，所述带通滤波器与时钟信号接收端之间还连接有低通滤波器，用于二次滤除高于基频的噪声。

较佳地，所述低通滤波器包括并联在时钟线上的一平衡式双线滤波器。

较佳地，所述平衡式双线滤波器包括正极电极板、负极电极板及法拉第笼屏蔽层；所述法拉第笼屏蔽层包括第一屏蔽电极板、第二屏蔽电极板、第三屏蔽电极板，正极电极板设于第一屏蔽电极板与第二屏蔽电极板之间，负极电极板设于第二屏蔽电极板与第三屏蔽电极板之间。

较佳地，所述带通滤波器的平衡式双线滤波器均为正极电极板、负极电极板串联进时钟线，法拉第笼屏蔽层接地。

较佳地，所述低通滤波器的平衡式双线滤波器为法拉第笼屏蔽层串联进时钟线，正极电极板、负极电极板接地。

较佳地，所述带通滤波器的平衡式双线滤波器设置为三个。

较佳地，所述阻抗匹配单元包括电阻R1，电阻R1一端连接时钟信号源端的时钟信号输出端，另一端连接带通滤波器。

采用上述方案，本实用新型的有益效果是：

克服现有滤波方案不能有效解决时钟EMI(电磁干扰)的问题，本案的滤波电路对时钟信号上升沿下降沿影响比传统滤波方案小，具有较低的ESL(寄生电感)和ESR(寄生电阻)，对信号完整性影响更小，但又具有极高的滤波性能，在保证信号完整性的情况下解决时钟EMI(电磁干扰)问题。

附图说明

图1为本实用新型的电路图；

图2为本实用新型平衡式双线滤波器的电极板示意图；

图3为本实用新型平衡式双线滤波器的引脚示意图；

图4为本实用新型应用在平板电脑上的电路图；

图5为未应用本实用新型滤波电路的辐射波形图；

图6为本实用新型应用在平板电脑上的辐射波形图；

其中，附图标识说明：

1—时钟信号源端， 2—时钟信号接收端，

3—阻抗匹配单元， 4—带通滤波器，

5—低通滤波器， 6—平衡式双线滤波器，

61—正极电极板， 62—负极电极板，

63—第一屏蔽电极板， 64—第二屏蔽电极板，

65—第三屏蔽电极板。

具体实施方式

以下结合附图和具体实施例，对本实用新型进行详细说明。

参照图1所示，本实用新型提供一种降低时钟EMI的滤波电路，包括连接于时钟信号源端1与时钟信号接收端2之间时钟线上的阻抗匹配单元3、带通滤波器4；所述阻抗匹配单元3连接在时钟信号源端1的时钟信号输出端，用于防止时钟信号反射；所述带通滤波器4包括三个并联连接的平衡式双线滤波器6，且并联后再串联进时钟线，用于滤除基频以外的噪声。

其中，所述带通滤波器4与时钟信号接收端2之间还连接有低通滤波器5，包括并联在时钟线上的一平衡式双线滤波器6，用于二次滤除高于基频的噪声。

参照图2，所述平衡式双线滤波器6包括正极电极板61、负极电极板62及法拉第笼屏蔽层；所述法拉第笼屏蔽层包括第一屏蔽电极板63、第二屏蔽电极板64、第三屏蔽电极板65，正极电极板61设于第一屏蔽电极板63与第二屏蔽电极板64之间，负极电极板62设于第二屏蔽电极板64与第三屏蔽电极板65之间。

参照图1、3，所述带通滤波器4的平衡式双线滤波器6均为正极电极板61、负极电极板62串联进时钟线，法拉第笼屏蔽层接地。所述低通滤波器5的平衡式双线滤波器6为法拉第笼屏蔽层串联进时钟线，正极电极板61、负极电极板62接地。

所述阻抗匹配单元3包括电阻R1，电阻R1一端连接时钟信号源端1的时钟信号输出端，另一端连接带通滤波器4。

时钟信号源端1为芯片U1，U1上设有CLK引脚(时钟信号输出端)，U1为中央处理单元，如CPU、MCU等可以发出CLK信号(时钟信号)的芯片，CLK信号可能是屏时钟信号、摄像头参考时钟信号或者TF卡时钟信号等。

电阻R1为匹配电阻，阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，得到最大功率输出的一种工作状态。对于不同特性的电路，匹配条件是不一样的。在纯电阻电路中，当负载电阻等于激励源内阻时，则输出功率为最大，这种工作状态称为匹配，否则称为失配。单线时钟走线的特性阻抗一般为50欧姆，CLK引脚的阻值一般为十几欧姆，所以电阻R1一般取值22欧姆或者33欧姆。

带通滤波器4的三个平衡式双线滤波器6分别为BDL1、BDL2、BDL3，低通滤波器5的平衡式双线滤波器6为BDL4。BDL滤波器具有极低的ESL(寄生电感)，其内部有两个平衡电容器，正极电极板61设于第一屏蔽电极板63、第二屏蔽电极板64之间形成一电容，负极电极板62设于第二屏蔽电极板64、第三屏蔽电极板65之间形成一电容，可不受温度、电压和老化性能差异的影响。这些组件具有出色的去耦和EMI抑制性能，消除了寄生现象，所以可以替换多个电容器和电感器，从而节省了电路板空间并降低了组装成本。

时钟信号接收端2为芯片U2，U2为负载芯片，接收U1传输过来的CLK信号。

如图1所示，CPU出来一个CLK信号，CLK信号经过了串联匹配电阻R1，进行阻抗匹配，防止CLK信号反射，提升信号完整性，并且可以降低时钟信号源端1二次反射噪声。电阻R1一般取22欧姆或者33欧姆，实际取值根据CLK信号线的特性阻抗调节。

如图3所示，平衡式双线滤波器6中，正极电极板61引出A端，负极电极板62引出B端，法拉第笼屏蔽层引出G1、G2端。

三个平衡式双线滤波器6 BDL1、BDL2、BDL3并联然后再串联进CLK线路。此处，BDL的G1和G2接地，A和B串联进CLK线路。BDL串联的接法形成了一个带通滤波器4，因为BDL的ESR(寄生电阻)和ESL(寄生电感)很小，所以在BDL的自谐振频率上的阻抗非常低，CLK信号几乎可以无损通过，而CLK的高次倍频则会有很高的衰减。因此BDL这种串联接法使其成为了极佳的带通滤波器4，有用的基频CLK信号会通过线路，而主要产生强辐射的高次倍频则被旁路到地。其次，三个BDL并联可以减小自谐振频率点的阻抗，使CLK的信号完整性进一步提高。BDL1、BDL2、BDL3的选型根据CLK信号的频率选取，比如CLK频率为24MHz，则BDL1、BDL2、BDL3选择自谐振频率也为24MHz的型号。本案中的带通滤波器4主要用于滤除所有基频以外的噪声。

平衡式双线滤波器6BDL4采用并联的接法，将G1和G2接入CLK线路中，而A、B接地。因为BDL极低的ESR(寄生电阻)和ESL(寄生电感)，让它成为了极佳的低通滤波器。这种并联用法让有用的基频CLK信号几乎无损通过线路，而主要产生强辐射的高次倍频则被旁路到地。本案中的低通滤波器5主要用于滤除所有高于基频以外的噪声，进行二次滤除。

电阻R1、平衡式双线滤波器6BDL1、BDL2、BDL3、BDL4构成的滤波电路组成了一个防止信号反射的高效三阶滤波器，与普通的三阶滤波器相比，它有更低的ESL和ESR，对信号完整性的影响降到了很低，但是又具有极高的滤波性能。

在某平板电脑上，如图5及表1所示，为未应用本实用新型滤波电路的辐射波形图及辐射测试数据；如图4、6及表2所示，在某平板电脑上，CPU(时钟信号源端)到WiFi模块(时钟信号接收端)有一个CLK信号频率为50MHz，测试标准为EN55032 Class B，3m。对比图5与图6，及表1与表2，从测试数据可以看出，使用新型滤波电路之后，辐射降低了10dB以上。

表1

表2

以上仅为本实用新型的较佳实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种降低时钟EMI的滤波电路，其特征在于，包括连接于时钟信号源端与时钟信号接收端之间时钟线上的阻抗匹配单元、带通滤波器；所述阻抗匹配单元连接在时钟信号源端的时钟信号输出端，用于防止时钟信号反射；所述带通滤波器包括若干个并联连接的平衡式双线滤波器，且并联后再串联进时钟线，用于滤除基频以外的噪声。

2.根据权利要求1所述的降低时钟EMI的滤波电路，其特征在于，所述带通滤波器与时钟信号接收端之间还连接有低通滤波器，用于二次滤除高于基频的噪声。

3.根据权利要求2所述的降低时钟EMI的滤波电路，其特征在于，所述低通滤波器包括并联在时钟线上的一平衡式双线滤波器。

4.根据权利要求3所述的降低时钟EMI的滤波电路，其特征在于，所述平衡式双线滤波器包括正极电极板、负极电极板及法拉第笼屏蔽层；所述法拉第笼屏蔽层包括第一屏蔽电极板、第二屏蔽电极板、第三屏蔽电极板，正极电极板设于第一屏蔽电极板与第二屏蔽电极板之间，负极电极板设于第二屏蔽电极板与第三屏蔽电极板之间。

5.根据权利要求4所述的降低时钟EMI的滤波电路，其特征在于，所述带通滤波器的平衡式双线滤波器均为正极电极板、负极电极板串联进时钟线，法拉第笼屏蔽层接地。

6.根据权利要求4所述的降低时钟EMI的滤波电路，其特征在于，所述低通滤波器的平衡式双线滤波器为法拉第笼屏蔽层串联进时钟线，正极电极板、负极电极板接地。

7.根据权利要求1所述的降低时钟EMI的滤波电路，其特征在于，所述带通滤波器的平衡式双线滤波器设置为三个。

8.根据权利要求1所述的降低时钟EMI的滤波电路，其特征在于，所述阻抗匹配单元包括电阻R1，电阻R1一端连接时钟信号源端的时钟信号输出端，另一端连接带通滤波器。

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