CN211826913U - 基于时钟同步器的高精度对时守时装置 - Google Patents

Abstract

本实用新型公开了一种基于时钟同步器的高精度对时守时装置，包括ARM处理器、FPGA模块和时间同步器，所述ARM处理器的第一端与FPGA模块的第一端连接，所述FPGA模块第二端与通过数控晶振与时钟同步器连接；所述ARM处理器的第二端连接有1588模块，所述FPGA模块的第二端和第三端分别连接有双授时模块和B码模块；所述ARM处理器用于整个对时守时装置的UTC时间处理，所述FPGA模块用于接收B码模块、双授时模块和1588模块输入的信息，并根据配置输出B码和对时守时信息。通过本实用新型可以实现相对较低成本解决提供高精度、高性能、高可靠性的守时时间信息输出需求。

Description

基于时钟同步器的高精度对时守时装置

技术领域

本实用新型属于电子电路的技术领域，具体涉及一种基于时钟同步器的高精度对时守时装置。

背景技术

随着电厂、变电站自动化水平的提高，电力系统对全站统一时钟的要求愈来愈迫切，如有统一时钟，即可实现全站各系统在统一时间基准下运行监控，也可以通过各开关动作的先后顺序来分析事故的原因及发展过程。然而在电站中，各种自动化装置接收同步时钟信号的接口类型不一。因此迫切需要一款集合多重对时方式的装置。

现有大多数对时装置都采用GPS或北斗等对时方式，然而卫星的调整，天线受到干扰或者接收机的故障等，都会造成卫星失星的现象，从而导致接收机在短时间内失步，如果此时电网发生故障，将不利于高效的发现问题和明确故障所在，为保证电网中采样测量单元，保护单元等设备的统一性和准确性，必须建立高精度，高稳定性，接口齐全的授时系统。

采用采用GPS或北斗等对时方式还存在着下述缺陷：1、对时方式较单一；2、对于守时部分要不然没做,要不然就是做得精度不高，或者采用成本较高的恒温晶振或者铷原子钟等，不能满足合并单元等电网仪器对守时需求；3、输出的对时接口数量较少，不能同时在数量和接口种类上满足各种仪器需求。

实用新型内容

本实用新型的主要目的在于克服现有技术的缺点与不足，提供一种基于时钟同步器的高精度对时守时装置，实现相对较低成本解决提供高精度、高性能、高可靠性的守时时间信息输出需求。

为了达到上述目的，本实用新型采用以下技术方案：

基于时钟同步器的高精度对时守时装置，包括ARM处理器、FPGA模块和时间同步器，所述ARM处理器的第一端与FPGA模块的第一端连接，所述FPGA模块第二端与通过数控晶振与时钟同步器连接；所述ARM处理器的第二端连接有1588模块，所述FPGA模块的第二端和第三端分别连接有双授时模块和B码模块；

所述ARM处理器用于整个对时守时装置的UTC时间处理，所述FPGA模块用于接收B码模块、双授时模块和1588模块输入的信息，并根据配置输出B码和对时守时信息。

作为优选的技术方案，所述ARM处理器还配置有显示器，通过显示器设置对时需求，并利用SPI方式与FPGA模块通信。

作为优选的技术方案，所述ARM处理选用ARM-STM32系列的处理器。

作为优选的技术方案，所述时钟同步器内部集成的数字锁相环，通过数字锁相环同步1Hz到500MHz物理层时钟。

作为优选的技术方案，所述数控晶振选用M11A-R319-25.00MHz。

作为优选的技术方案，所述1588模块采用内部集成IEEE 1588精密时间协议功能的以太网物理层收发器DP83640。

作为优选的技术方案，所述双授时模块包括核心CPU、基带芯片和RF射频芯片，所述基带芯片和RF射频芯片均与核心CPU连接。

作为优选的技术方案，所述B码模块采用可传输光纤信息的光串口和可传输标准TTL电平的端子。

作为优选的技术方案，还包括电源模块，所述电源模块为ARM处理器、FPGA模块和时间同步器供电。

作为优选的技术方案，还包括接口模块，所述接口模块为TTL电平接口、232电平接口、485电平接口、光B码接口、光网口、天线接口、电B码接口中的一种或多种。

本实用新型与现有技术相比，具有如下优点和有益效果：

1、本实用新型利用时钟同步器和数控晶振可实现相比恒温守时晶振可较低成本实现守时。

2、本实用新型解决高可靠的守时时间信息可守时10分钟达到1us以内，且本实用新型的对时精度高，整机对时精度可达到30ns。

3、本实用新型基于B码模块、双授时模块和1588模块，可以提供1588、IRIG-B、GPS、北斗等电力常用对时方式，对时方式更加丰富。

附图说明

图1为一个实施例中基于时钟同步器的高精度对时守时装置。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型各个实施例中的“连接”可以指有线连接也可以指无线连接。

本实用新型实施例提供的基于时钟同步器的高精度对时守时装置，如图1所示，包括ARM处理器、FPGA模块和时间同步器，所述ARM处理器的第一端与FPGA模块的第一端连接，所述FPGA模块第二端与通过数控晶振与时钟同步器连接；所述ARM处理器的第二端连接有1588模块，所述FPGA模块的第二端和第三端分别连接有双授时模块和B码模块，各种物理接口由载板实现，模块与载板之间使用固定接口对接。

所述ARM处理器用于整个对时守时装置的UTC时间处理，所述FPGA模块用于接收B码模块、双授时模块和1588模块输入的信息，并根据配置输出B码和对时守时信息。

在本申请中，多种对时方式集成在一个对是守时装置里面，然后通过高精度时钟同步器的方式实现对当前PPS信号的进行学习并自行调整，使得同步器输出的PPS信号同步当前授时方式，并能在授时信息不再的时候，依然有准确的时间信息输出。当实现各种对时方式切换时，能零延时、无中断的输出。

在本申请的一个实施例中，所述ARM处理器采用高性能、低成本、低功耗的嵌入式应用专门设计的ARM-STM32系列(当然其他能解决本申请技术问题的芯片也适用)。并且该ARM处理器配置有显示器，显示器用于显示操作界面，通过界面设置将对时需求通过SPI方式与FPGA进行通讯，并将对时状态及装置信息在界面中显示。SPI是一种高速的、全双工、同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，在本实施例中可以提供传输信号的精度。

进一步的，所述ARM处理器负责整个对时守时装置的UTC时间信息处理，(协调世界时，又称世界统一时间，世界标准时间，国际协调时间，简称UTC)。

在本申请的一个实施例中，同步时钟信号主要是为了对时守时装置中的不同运算单元的时钟在某个偏差范围之间，使得在运算的过程中所处的状态相同，时间同步主要是设置一个时钟为标准时间，在工作过程中，其他计算单元通过网络或者其他通信方式获得标准计算机标准时钟，然后取掉通信延迟，将自己的时钟设置为标准时钟。

本实施例中所述时钟同步器采用高精度、多输出时钟发生器功能的时钟同步器，该时钟同步器内部集成有数字锁相环(PLL)，所述数字锁相环(PLL)可最大限度地降低与外部基准电压源相关的计时抖动。通过全数字锁相环(DPLL)可同步1Hz到500MHz物理层时钟的特性，将PPS作为参考源，实现零延迟、无中断或相位增建的频率转换输出。

在本申请的一个实施例中，所述FPGA模块主要负责用硬件描述语言(Verilog或VHDL)完成电路设计，经过综合与布局，烧录至FPGA上进行测试。更为具体的，所述FPGA模块用来接收B码模块、北斗模块、GPS模块、1588模块等各种对时方式输入的信息，在根据预先的配置输出B码和对时守时信息。

在本申请的一个实施例中，所述数控晶振(MCXO)是通过数字的方式对晶振加以温度补偿，使周围的温度变化产生的震荡削减频率变化的一种石英晶体震荡器，其频率稳定度可达0.5ppm。所述数控晶振(MCXO)主要为FPGA和时钟同步器提供高精度高稳定的频率信号。在本申请的一个实施例中，所述所述数控晶振优先选用M11A-R319-25.00MHz，当然其他系列的能实现本申请技术目的的数控晶振同样适用，再次不再一一赘述。

1588是IEEE规范定义的网络实时同步标准。它提供一种通过网络信息交互以获得精准时钟信息的标准。和在广域网上的NTP协议比较，1588最新标准提供高于纳秒级别的时钟精度，可以用来满足要求在一个相对小的空间范围内对时钟同步有严格要求的应用场景，例如基站同步，音视频网桥(AVB)，工业控制，产线控制，军事应用等。

在本申请的一个实施例中，所述1588模块采用内部集成IEEE 1588精密时间协议功能的以太网物理层收发器DP83640。该1588模块通过在物理层加盖时间戳和调节本地时钟的频率和相位，DP83640能够提供精准的IEEE1588时钟给到CPU。

所述DP83640包括一个高度可配置的时钟输出信号，其与内置的IEEE 1588时钟谐振。DP83640采用软件辅助的速率纠正来限制本地时钟和主参考时钟之间的频率失调。最终输出频率结合的速率纠正参数与内置IEEE 1588时钟时序上的相同。

在本申请的一个实施例中，所述双授时模块可产生精确度小于20ns的精密参考时钟。该精密时钟可从GPS、GLONASS和北斗等mult-GNSS中取得。采用集成了RF射频芯片、基带芯片和核心CPU，所述基带芯片和RF射频芯片均与核心CPU连接，并加上相关外围电路而组成的一个集成电路，通过运算与每个卫星的伪距离，采用距离交会法求出接收机的得出经度、纬度、高度和时间修正量这四个参数，然后通过串行通信口不断输出NMEA格式的定位信息及辅助信息，供接收者选择应用。

在本申请的一个实施例中，所述B码模块(又称IRIG-B码模块)，采用可传输光纤信息的光串口和可传输标准TTL电平的端子。其中光串口采用Avago Technologies公司生产的一款高功率、高稳定性的光发射器，所述光发射器工作波长820nm，满足IEEE802.3以太网和802.5令牌环标准和TIA/EIA-785100Base-SX标准；速率可达到160MBd，传输距离可达4km，并可以与50/125μm,62.5/125μm,100/140μm以及200μm等多种型号的光纤适配。电口采用电力常用的凤凰端子，将差分的B码信号通过差分转单端的IC转换为标准的TTL信号给到FPGA模块。

在本申请的一个实施例中，还包括有电源模块，所述电源模块分别与ARM处理器、FPGA模块以及时钟同步器连接，该电源模块为ARM处理器、FPGA模块以及时钟同步器供电。

在本申请的一个实施例中，还包括接口模块，所述接口模块为TTL电平接口、232电平接口、485电平接口、光B码接口、光网口、天线接口、电B码接口中的一种或多种，可以根据实际需要进行选择和组合。

所述电源模块主要负责提供3.3V和1.8V电源，通过外部提供的3.5-28V电压将其通过DC/DC电源转换芯片转换为可提供电流最大为2A的3.3V，再利用一个稳压器将3.3V输出一个1.8V为以同步器提供低噪声稳定的电压。

为了更加准确的说明本实用新型的技术方案，下面以一个具体的实现方式进行说明：

(1)对时守时装置进入界面可选择智能状态切换时间基准信号，依据基准信号的稳定性和优劣进行智能切换，也可依据界面选择设置状态切换时间基准信号。

(2)无论何种状态，ARM处理器都会根据界面信息情况将配置信息传送给FPGA模块，FPGA模块通过下传的配置来选择B码模块、1588模块或者双授时模块输出的信息传送给时间同步器。

(3)时钟同步器利用数控晶振来驱动内部定时功能，内部的数字环路鉴相器DFD根据参考FPGA输出的信号情况提供数值输出以驱动数字环路相位滤波器，从而将数值相位调谐字提供给数字控制振荡器NCO。

(4)数字控制振荡器NCO依据相位调谐字和系统时钟产生正交的正余弦样本给到模拟鉴频鉴相器，同时压控振荡器回环频率信号也给到模拟鉴频鉴相器，以使其在模拟锁相环的闭环回路中进行同步时钟输出，最终在OUT引脚产生所需输出信号。

(5)时钟同步器就在这同步的过程中智能学习输入信号和驯服晶振的运行特性，并将这些参数存入内部存储器中。

(6)当外部的输入基准信号出现异常或不可用时，能够自动切换到守时状态；并依据内部存储器中的参数对晶振特性进行补偿，使守时电路继续提供高可靠性的时间信息输出。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，不能理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。

Claims (10)

1.基于时钟同步器的高精度对时守时装置，其特征在于，包括ARM处理器、FPGA模块和时间同步器，所述ARM处理器的第一端与FPGA模块的第一端连接，所述FPGA模块第二端与通过数控晶振与时钟同步器连接；所述ARM处理器的第二端连接有1588模块，所述FPGA模块的第二端和第三端分别连接有双授时模块和B码模块；

所述ARM处理器用于整个对时守时装置的UTC时间处理，所述FPGA模块用于接收B码模块、双授时模块和1588模块输入的信息，并根据配置输出B码和对时守时信息。

2.根据权利要求1所述基于时钟同步器的高精度对时守时装置，其特征在于，所述ARM处理器还配置有显示器，通过显示器设置对时需求，并利用SPI方式与FPGA模块通信。

3.根据权利要求1所述基于时钟同步器的高精度对时守时装置，其特征在于，所述ARM处理选用ARM-STM32系列的处理器。

4.根据权利要求1所述基于时钟同步器的高精度对时守时装置，其特征在于，所述时钟同步器内部集成的数字锁相环，通过数字锁相环同步1Hz到500MHz物理层时钟。

5.根据权利要求1所述基于时钟同步器的高精度对时守时装置，其特征在于，所述数控晶振选用M11A-R319-25.00MHz。

6.根据权利要求1所述基于时钟同步器的高精度对时守时装置，其特征在于，所述1588模块采用内部集成IEEE 1588精密时间协议功能的以太网物理层收发器DP83640。

7.根据权利要求1所述基于时钟同步器的高精度对时守时装置，其特征在于，所述双授时模块包括核心CPU、基带芯片和RF射频芯片，所述基带芯片和RF射频芯片均与核心CPU连接。

8.根据权利要求1所述基于时钟同步器的高精度对时守时装置，其特征在于，所述B码模块采用可传输光纤信息的光串口和可传输标准TTL电平的端子。

9.根据权利要求1-8中任一项所述基于时钟同步器的高精度对时守时装置，其特征在于，还包括电源模块，所述电源模块为ARM处理器、FPGA模块和时间同步器供电。

10.根据权利要求1-8中任一项所述基于时钟同步器的高精度对时守时装置，其特征在于，还包括接口模块，所述接口模块为TTL电平接口、232电平接口、485电平接口、光B码接口、光网口、天线接口、电B码接口中的一种或多种。

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