CN211480038U - 元胞结构及其应用的半导体器件 - Google Patents

Abstract

本申请是一种元胞结构及其应用的半导体器件，所述元胞结构包括半导体衬底及其上方的外延层。衬底与外延层之间设置多个浮空区。外延层顶端设置多数个槽单元，槽单元底设置对应的载流子势垒区，以与浮空区作用形成屏蔽区，槽内设置导电材料。源体区设置于相邻槽单元之间，源体区表面紧贴设置有一个以上的源区，其与源体区接触半导体衬底顶部的第一金属层。半导体衬底底部则设置第一半导体区及其接触的第二金属层。本申请通过减化槽设置数量与屏蔽区的设计，在保持功能的同时达到导通或空穴路径设计限定的要求。

Description

元胞结构及其应用的半导体器件

技术领域

本申请涉及半导体技术领域，特别是关于元胞结构及其应用的半导体器件。

背景技术

沟槽功率半导体器件具有集成度高、输入阻抗高、驱动功率小、驱动电路简单、导通电阻低、导通压降低、开关速度快、开关损耗小等诸多特点，广泛应用于各类电源管理及开关转换。例如常见的绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)，其由绝缘栅场效应管(MOS)与双极性晶体管(BJT)组成的复合全控型电压驱动式功率半导体器件，就具备上述特点。为更进一步提高器件的鲁棒性及电流密度，一种应用深浅槽相结合的新型功率半导体器件(MOS Controlled quasi-Thyristor，简称MCKT)被提出。

然而，这种深浅槽相结合的功率半导体器件制程，需严格调整各部位半导体材料的浓度及掺杂程度，以有效控制器件的性能，故工艺要求相对较为严苛。尤其依据器件功能，各槽深浅、槽口宽度、排列间距有其讲究，一旦些许误差，即可能造成器件功能与预设计相异，槽数量设计过多时，亦不易器件的微化。而且原深槽其一用意是与少子势垒区配合，从而限定空穴从P型源体区流出器件，若是槽的刻蚀窗口发生套偏时，就会使得某一侧半导体区域靠近深槽处浓度与预定需求有所偏差，造成与深槽配合的结构有误，从而产生较差的导通路径或是产生预想之外的空穴通道，使得器件导通压降大幅增加。

实用新型内容

为了解决上述技术问题，本申请的目的在于，提供一种元胞结构及其应用的半导体器件，通过元胞结构的改良而改善沟槽制作工艺的容错性。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。

依据本申请提出的一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：第一导电类型的半导体衬底；第一导电类型的外延层，邻接设置在所述半导体衬底的上方；第二导电类型的多数个浮空区，所述多数个浮空区分隔设置于所述半导体衬底与所述外延层之间，所述第二导电类型相异于所述第一导电类型；多数个第一槽单元，设置于所述外延层顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述外延层相隔离；第一导电类型的载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离；第二导电类型的第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的源区，所述第一源体区及所述源区均位在所述外延层表面；第一金属层，设置于所述外延层顶部，所述第一金属层接触所述第一源体区与所述源区；第二介质，设置于所述外延层顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；第一半导体区，设置在所述半导体衬底的底部；以及，第二金属层，设置接触所述第一半导体区。

本申请解决其技术问题还可采用以下技术措施进一步实现。

在本申请的一实施例中，所述多数个浮空区配置于所述载流子势垒区两侧下方。

在本申请的一实施例中，所述半导体衬底为多层结构，部分或全部层级皆设置有所述多数个浮空区。

在本申请的一实施例中，所述载流子势垒区的数量为一个，所述多数个第一槽单元共同接触所述载流子势垒区。

在本申请的一实施例中，所述载流子势垒区的数量为多数个，所述多数个第一槽单元每一者均对应接触一个所述载流子势垒区。

在本申请的一实施例中，所述多数个第一槽单元的槽口宽度为相同或相异。

在本申请的一实施例中，所述多数个第一槽单元的深度为相同或相异。

在本申请的一实施例中，所述第一源体区侧边接触相邻的第一槽单元的侧边，所述源区接触所述第一介质。

在本申请的一实施例中，所述第二介质邻接所述第一金属层，涵盖所述多数个第一槽单元的全部槽口范围，并接触部分或全部的所述源区。

在本申请的一实施例中，所述源区的导电类型等同于所述半导体衬底的导电类型。

在本申请的一实施例中，所述导电材料可连接半导体器件的栅电极相连而形成栅极区，或是用以设计接地。

在本申请的一实施例中，所述源区为重掺杂区或轻掺杂区。

在本申请的一实施例中，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。

在本申请的一实施例中，所述第一半导体区为第一导电类型或第二导电类型。

在本申请的一实施例中，所述第一半导体区的一侧设置有与其导电类型相同或相异的第二半导体区。

在本申请的一实施例中，所述第一半导体区的同层侧边设置有与其导电类型相异的第三半导体区。

在本申请的一实施例中，还包括第一电场屏蔽结构，其包括：所述半导体衬底；所述外延层；第二导电类型的第一电场屏蔽区，设置所述外延层之中且深度相同或相近于所述载流子势垒区。

在本申请的一实施例中，所述第一电场屏蔽结构还包括：多数个第二槽单元，设置于所述外延层顶部并位于所述多数个第一槽单元的外侧，所述多数个第二槽单元内设置有导电材料，通过第三介质与所述外延层相隔离；所述第一电场屏蔽区设置邻接于所述多数个第二槽单元的底部或接近底部的侧缘，通过所述第三介质与所述导电材料相隔离；以及，所述第二源体区，设置所述多数个第二槽单元的间隔中，所述第二源体区位在所述外延层表面。

在本申请的一实施例中，所述第二源体区为第一导电类型或第二导电类型。

在本申请的一实施例中，所述第一电场屏蔽结构还包括：第三金属层，设置于所述外延层顶部，所述第三金属层接触所述第二源体区；第四介质，设置于所述外延层顶部，邻接所述第三金属层，所述第四介质涵盖部分或全部的所述多数个第二槽单元的槽口。

在本申请的一实施例中，所所述第二源体区部分或全部表面与所述第三金属层接触。

在本申请的一实施例中，相邻的所述电场屏蔽区与所述载流子势垒区为相互接触或不接触。

在本申请的一实施例中，还包括第二电场屏蔽结构，其包括：所述半导体衬底；所述外延层；第二导电类型的第二电场屏蔽区，设置所述外延层之中；第四金属层，设置于所述外延层的顶部；以及，第二导电类型的半导体区域，以垂直方向形成于所述外延层中，且接触所述第二电场屏蔽区与所述第四金属层。

在本申请的一实施例中，所述导电材料为多晶硅或具导电能力的金属材料。

在本申请的一实施例中，前述的各类半导体的材料包括硅(Si)材料或碳化硅(SiC)材料。

在本申请的一实施例中，所述第一介质、所述第二介质、所述第三介质与所述第四介质可选择性的采用包括二氧化硅或苯环丁烯(BCB)或聚酰亚胺(PI)、二氧化硅与其它物质的复合层，例如二氧化硅与氮化硅的复合层、二氧化硅与聚酰亚胺(PI)的复合层…等绝缘材料。

本申请的另一目的的一种半导体器件，包括元胞区与终端区，所述元胞区包括一个以上的元胞，所述元胞的结构包括：N型半导体衬底；N型外延层，邻接设置在所述N型半导体衬底的上方；多数个P型浮空区，所述多数个P型浮空区分隔设置于所述N型半导体衬底与所述N型外延层之间；多数个第一槽单元，设置于所述N型半导体衬底顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述N型外延层相隔离；N型载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离；P型第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的N型源区，所述P型第一源体区及所述N型源区均位在所述N型外延层表面；第一金属层，设置于所述N型外延层顶部，所述第一金属层接触所述P型第一源体区与所述N型源区；第二介质，设置于所述N型外延层顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；P型半导体区，设置在所述N型半导体衬底的底部；以及，第二金属层，设置接触所述P型半导体区。

本申请通过载流子势垒区设计与高于外延层及半导体衬底的浓度条件，可在保持半导体器件功能的前提下，限定导通路径或空穴通道，还能获得较低的导通压降。其次，通过将部分的浮空区邻近载流子势垒区的设计除能形成电场屏敝区域外，还能辐助导通路径或空穴通道的界定以及导通压降的稳定性，而且浮空区深埋于所述半导体器件中，还能避免器件表面高电场效应。再者，元胞结构的主结构外侧还能增设如场限环、P浮岛、或是如前所述的电场屏敝结构，增加电场屏敝区域范围与屏敝效能，进而提升半导体器件的耐压性。此外，前述电场屏敝结构构成的PMOS除能加强电场屏敝效益外，还能作为空穴电流通道，避免寄生晶闸管开启，亦提升器件的鲁棒性(Robust)。进一步而言，元胞主结构还能配套三维方向掺杂的P型半导体区域形成接触表面半导体器件阴极的电场屏敝结构，同样能达到电场屏蔽的效果，提升耐压性。再加上，槽单元的数量与较为宽泛的浅槽并列设计，即使少数槽的刻蚀窗口发生套偏，较能调节半导体区域浓度，避免产生较差的导通路径或是产生预想之外的空穴通道。甚至，槽的规格、深度等需求一致化，较能简化制造工艺的复杂性，较低器件制作难度。

附图说明

图1为范例性深浅槽相结合的半导体器件结构示例图；

图2为本申请实施例的半导体器件的元胞结构示意图；

图3为本申请实施例的半导体器件的元胞结构示意图；

图4为本申请实施例的半导体器件的元胞结构示意图；

图5A与图5B为本申请实施例的半导体器件的多层衬底结构示意图；

图6为本申请实施例的半导体器件的第一电场屏蔽结构示意图；

图7为本申请实施例的半导体器件的第一电场屏蔽结构示意图；

图8为本申请实施例的半导体器件的第一电场屏蔽结构示意图；

图9为本申请实施例的半导体器件的第二电场屏蔽结构示意图；

图10为本申请实施例的穿通型或电场截止型元胞结构示意图；

图11为本申请实施例的逆导型元胞结构示意图；

图12为本申请实施例的电场截止型结合逆导型的元胞结构示意图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。

附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。

在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。

另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。

为更进一步阐述本申请为达成预定创作目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本申请提出的一种元胞结构及其应用的半导体器件，其具体实施方式、结构、特征及其功效，详细说明如后。

图1为范例性深浅槽相结合的半导体器件结构示例图。此种器件是应用深浅槽相结合的新型功率半导体器件(MOS Controlled quasi-Thyristor，简称MCKT)。该器件是由多数个元胞单位组成。图1示例其中一个元胞的剖面结构图。元胞的结构包括：N型半导体衬底001，N型半导体衬底001的一侧设置有P型第一半导体区002，其作为阳极区。N型半导体衬底001的另一侧设置数量分别为一个以上的第一槽单元700和第二槽单元800，第一槽单元700的深度小于第二槽单元800。在第一槽单元700的底部有比N型半导体衬底001的掺杂浓度更高的N型载流子势垒区010，亦称作少子势垒区，在第二槽单元800的底部设有P型电场屏蔽区101。第一槽单元700与第二槽单元800内设置有导电材料，导电材料可为多晶硅或是具导电性质的材料。第一槽单元700内的导电材料作为第一栅极区011，第二槽单元800内的导电材料作为第二栅极区111。通过第一介质012及第二介质112，第一栅极区011与第二栅极区111分别与N型半导体衬底001相隔离。N型载流子势垒区010的侧边与第二槽单元800的第二介质112相接触。P型源体区202设置在第一槽单元700和第二槽单元800之间，P型源体区202内设有N型源区303，N型源区303紧贴第一槽单元700的一侧的第一介质012。第一槽单元700和第二槽单元800之外设置有P型浮空半导体区203。第一电极500与第二电极502包括金属材料或由金属材料制成。第一电极500与至少部分的第一栅极区111、至少部分的P型源体区202以及至少部分的N型源区303相接触，第二电极502覆盖P型第一半导体区002。第一栅极区011与第一电极500之间设有第三介质015进行隔离；P型浮空半导体区203与第一电极500之间设有第四介质016进行隔离。第一栅极区011为该器件的栅电极，第一电极500与第二电极502分别为该器件的阴极及阳极。

结合上述可得，第一槽单元700、N型载流子势垒区010、P型源体区202以及N型源区303构成一个NMOS结构。N型源区303是NMOS的电子的源区，N型载流子势垒区010是NMOS的电子的漏区，第一栅极区011是NMOS的栅区。当第二电极502和第一电极500之间的电压V_CE大于零，且第一栅极区011和第一电极500之间的电压V_CE超过所述NMOS的阈值电压V_THN时，NMOS沟道开启，电子自N型源区303通过P型源体区202、N型载流子势垒区010、N型半导体衬底001到达P型第一半导体区002。相对的，空穴自P型第一半导体区002通过N型半导体衬底001、P型电场屏蔽区101到达N型载流子势垒区010。N型半导体衬底001与N型载流子势垒区010之间形成的内建电势阻碍了空穴往P型源体区202的流动，N型半导体衬底001中的空穴浓度在靠近N型载流子势垒区010处会显着提高而形成强烈的电导调制，从而大大地提高了器件的电流密度。即在相同的电流密度下，该器件拥有比IGBT更低的导通压降V_ON。

当第二电极502和第一电极500之间的电压V_CE较高时,部分耗尽的P型电场屏蔽区101内带负电的电离受主吸收了来自耗尽的N型半导体衬底001内带正电的电离施主产生的电力线，使得只有极少电力线到达栅极区011，因此第一槽单元700与第二槽单元800底部的介质层周围的电场较低，从而可以获得高的阻断电压，同时提高了介质层的寿命，从而使得器件的可靠性得以提高。由于P型电场屏蔽区101屏蔽了来自N型半导体衬底001的大部分电力线，第一栅极区011内电荷对集电极电位的变化变得不敏感，反映为栅-集电极电容(C_GC)的减小。

虽然图1所示的器件具有上述优点，这种深浅槽相结合的功率半导体器件制程，需严格调整各部位半导体材料的浓度及掺杂程度，以有效控制器件的性能，故工艺要求相对较为严苛。尤其依据器件功能，各槽深浅、槽口宽度、排列间距有其讲究，一旦些许误差，即可能造成器件功能与预设计相异，槽数量设计过多时，亦不易器件的微化。而且原深槽其一用意是与少子势垒区配合，从而限定空穴从P型源体区202流出器件，若是槽刻蚀窗口发生套偏时，亦会使得N型载流子势垒区010在一侧介质层112表面浓度较低，从而给空穴提供一个通道从P型源体区202流出器件，使得器件失去低导通压降的优势。

图2至图4为本申请实施例的半导体器件的元胞结构示意图。所述元胞结构包括：第一导电类型的半导体衬底001；第一导电类型的外延层002，邻接设置在所述半导体衬底001的上方；第二导电类型的多数个浮空区204，所述多数个浮空区204分隔设置于所述半导体衬底001与所述外延层002之间，所述第二导电类型相异于所述第一导电类型；多数个第一槽单元700，设置于所述外延层002顶部，所述多数个第一槽单元700分隔设置，导电材料011设置于所述多数个第一槽单元700内，通过第一介质012与所述外延层002相隔离；第一导电类型的载流子势垒区010，设置邻接于所述多数个第一槽单元700，通过所述第一介质012与所述导电材料011相隔离；第二导电类型的第一源体区202，设置所述多数个第一槽单元700的间隔中，所述第一源体区202设置有一个以上的源区303，所述第一源体区202及所述源区303均位在所述外延层002表面；第一金属层500，设置于所述外延层002顶部，所述第一金属层500接触所述第一源体区202与所述源区303；第二介质013，设置于所述外延层002顶部，邻近或邻接所述第一金属层500，所述第二介质013涵盖部分或全部的所述多数个第一槽单元700的槽口；第一半导体区003，设置在所述第一半导体衬底001的底部；以及，第二金属层502，设置接触所述第一半导体区003。所述第二金属层502结合第一半导体区003作为阳极区。所述第一金属层500作为相对阳极区的阴极区。

为便于理解，各半导体区域导电类型暂与图1相同，第一导电类型为N型，第二导电类型为P型。

与图1所示器件不同之处在于，本申请实施例的元胞结构，电场屏蔽区(即浮空区204)虽作为主要结构之一，但不设置连接电场屏蔽区的深槽结构。而是通过半导体衬底及外延层多层结构，而深埋于半导体之中。在半导体导电类型等同图1的情形下，当阳极(第二金属层502)和阴极(第一金属层500)之间的电压V_CE大于零，且栅极区011和第一金属层500之间的电压V_GE超过由第一槽单元700、N型载流子势垒区010、P型源体区202以及N型源区303所构成的NMOS的阈值电压V_THN时，NMOS沟道开启，电子自N型源区303通过P型源体区202、N型载流子势垒区010、N型外延层002、N型半导体衬底001到达P型第一半导体区003。相对的，空穴自P型第一半导体区003通过、N型半导体衬底001、N型外延层002到达N型载流子势垒区。N型载流子势垒区010与N型半导体衬底001、N型外延层002之间，形成的内建电势阻碍了空穴往P型源体区202的流动，因此空穴浓度在靠近N型载流子势垒区010及其附近处会显着提高而形成强烈的电导调制，从而大大地提高了器件的电流密度，同时局限电子路径与空穴路径的产生位置，即便不采用深槽设计，空穴路径亦不会在额外部位产生。而且在相同的电流密度下，该器件拥有比IGBT更低的导通压降V_ON。即便第一槽单元700的刻蚀窗口发生套偏，亦不会形成额外空穴通路，从而维持半导体器件的预定的低导通压降的功能性质。而当器件关断时，所述PMOS结构会开启，浮空区204与半导体衬底001甚至于外延层002会形成PN结反偏，开始相互耗尽，大部分从半导体衬底001、外延层002中带正电的电离施主会被电场屏蔽范围中带负电的电离受主所吸收，使得到达源体区202的电力线基本被屏蔽，进而提升半导体器件的耐压性。

如图2，在一些实施例中，所述多数个浮空区204配置于所述载流子势垒区010两侧下方。

在本申请的一实施例中，浮空区204的形成方式包括但不限于：(1)形成半导体衬底001，在半导体衬底001表面通过离子注入扩散形成浮空区204，再在半导体衬底001表面形成外延层010，使得浮空区204埋于半导体器件的内部；(2)形成半导体衬底001，在半导体衬底001表面形成外延层010，在外延层010表面通过离子注入在半导体衬底001与外延层010之间形成浮空区204，使得浮空区204埋于半导体器件的内部。

如图2，在一些实施例中，所述载流子势垒区010仅有一个，且设置范围较宽，所述载流子势垒区010设置邻接于所述多数个第一槽单元700的底部。

如图3，在一些实施例中，所述载流子势垒区010设置邻接于所述多数个第一槽单元700接近底部的侧缘。亦是指，所述载流子势垒区010可以是仅配置于所述多个第一槽单元700间隔内，或是更进一步的设置于每一第一槽单元700的两侧。在制程上，可先挖槽，再依据所述载流子势垒区010预形成位置而进行半导体掺杂(注入)；或者，先进行半导体掺杂(注入)，后进行挖槽。

如图2，在本申请的一实施例中，所述载流子势垒区的数量为一个，所述多数个第一槽单元共同接触所述载流子势垒区。

如图4，在一些实施例中，所述载流子势垒区010的数量也可以是多数个，所述多数个第一槽单元700每一者均对应接触一个所述载流子势垒区010。

图2至图4所示的所述载流子势垒区010，其数量与配置方式视设计需求而定，适用于各相同或相近的半导体器件结构示例中，不以此为限。

在本申请的一实施例中，所述多数个第一槽单元700的槽口宽度为相同或相异。

在本申请的一实施例中，所述多数个第一槽单元700的深度为相同或相异。

在本申请的一实施例中，所述第一源体区202侧边接触相邻第一槽单元700的侧边，所述源区303接触所述相邻第一槽单元700的所述第一介质012。

在本申请的一实施例中，所述第二介质013邻接所述第一金属层500，涵盖所述多数个第一槽单元700的全部槽口范围，并接触部分或全部的所述源区303。

在本申请的一实施例中，所述第一源体区202侧边接触相邻的第一槽单元700的侧边，所述源区303接触所述第一介质012。

在本申请的一实施例中，所述源区303为第一导电类型或第二导电类型。

在本申请的一实施例中，所述源区303为重掺杂区或轻掺杂区。

图5A与图5B为本申请实施例的半导体器件的多层衬底结构示意图。与前述示例不同在于，所述半导体衬底为多层结构，部分或全部层级皆设置有所述多数个浮空区204。浮空区204视设计需求而被选择性的相连或不相连。

图6为本申请实施例的半导体器件的第一电场屏蔽结构示意图。与前述示例不同在于，还包括第一电场屏蔽结构，图6虽以第一电场屏蔽结构设置于元胞主结构的两外侧，以虚线作结构区别。但在实际应用上不以此为限，所述第一电场屏蔽结构可选择性的设置于元胞主结构的两外侧中至少一者。在本申请的一实施例中，所述第一电场屏蔽结构包括：所述半导体衬底001；所述外延层002；第二导电类型的第一电场屏蔽区101，设置所述外延层002之中且深度相同或相近于所述载流子势垒区010。

图7为本申请实施例的半导体器件的第一电场屏蔽结构示意图。在本申请的一实施例中，所述第一电场屏蔽结构还包括：多数个第二槽单元800，设置于所述外延层002顶部并位于所述多数个第一槽单元700的外侧，所述多数个第二槽单元800内设置有导电材料，通过第三介质015与所述外延层002相隔离；所述第一电场屏蔽区101设置邻接于所述多数个第二槽单元800的底部或接近底部的侧缘，通过所述第三介质015与所述导电材料相隔离；以及，所述第二源体区203，设置所述多数个第二槽单元800的间隔中，所述第二源体区203位在所述外延层002表面。

在本申请的一实施例中，所述第二源体区203为第一导电类型或第二导电类型。即是指，依据半导体器件功能需求，所述第二源体区203采用N型源体区或P型源体区。

如图7所示，在本申请的一实施例中，还包括设置于所述外延层002顶部的第三金属层504，所述第三金属层504接触所述第二源体区203；第四介质016，设置于所述外延层002顶部，邻接所述第三金属层504，所述第四介质016涵盖部分或全部的所述多数个第二槽单元800的槽口。

在本申请的一实施例中，所述第二源体区203部分表面或全部表面与所述第三金属层504接触。

在一些实施例中，第一金属层500与第三金属层504皆与半导体器件的阴极相连。

在本申请的一实施例中，相邻的所述第一电场屏蔽区101与所述载流子势垒区010为相互不接触。

图8为本申请实施例的半导体器件的第一电场屏蔽结构示意图。在本申请的一实施例中，所述第一电场屏蔽区101与所述载流子势垒区010设置于深度为相同或相近，相邻的所述第一电场屏蔽区101与所述载流子势垒区010为相互接触。

图6至图8所示的第一电场屏蔽结构，其数量与配置方式视设计需求而定，适用于各相同或相近的半导体器件结构示例中，不以此为限。

在实际应用中，即使不欲使所述第一电场屏蔽区101与所述载流子势垒区010相接触，仍可能因为工艺精度而造成两者接触。此外，本申请所揭图示为说明示意图，所述第一电场屏蔽区101与所述载流子势垒区010会因为掺杂注入工艺精度而有可能产生半导体区域位置偏差、深度偏差、范围扩散等情形，但器件功能与运作，原则上视为相同与本案申请。

在一些实施例中，半导体器件的元胞主结构可视为基础单元，由于载流子势垒区浓度较高，器件耐压亦较低，因此可以配套设置上述图6至图8的电场屏蔽结构。所述第一电场屏蔽区101可为重掺杂区或轻掺杂区，然重掺杂区功效较佳。第一电场屏蔽区101、半导体衬底001、第二源体区203、第二槽单元及其内的导电材料会形成PMOS结构。当器件关断时，所述PMOS结构会开启，第一电场屏蔽区101的电位接近阴极的电位，第一电场屏蔽区101与半导体衬底001形成PN结反偏，开始相互耗尽，大部分从半导体衬底001中带正电的电离施主会被电场屏蔽区中带负电的电离受主所吸收，配合浮空区204以使得到达源体区202的电力线基本被屏蔽，进而提升半导体器件的耐压性。在一些实施例中，元胞主结构两侧皆配合浮空区204而配置电场屏蔽结构，两个第一电场屏蔽区101之间的N区被全部耗尽后，半导体衬底001发出的电力线几乎不易到达源体区202，尽可能的形成电场全屏蔽效果，半导体器件耐压效益更佳。

在一些实施例中，所述电场屏蔽结构构成的PMOS，在器件关断的时候亦可作为空穴电流通道，避免寄生晶闸管开启，从而提升半导体器件的鲁棒性(Robust)。

图9为本申请实施例的半导体器件的第二电场屏蔽结构的结构示意图。在本申请的一实施例中，所述元胞结构还包括第二电场屏蔽结构。所述第二电场屏蔽结构包括：所述半导体衬底001；所述外延层002；第二导电类型的第二电场屏蔽区201，设置所述外延层002之中；第四金属层506，设置于所述外延层002的顶部；以及，第二导电类型的半导体区域102，以垂直方向形成于所述外延层002中，且接触所述第二电场屏蔽区201与所述第四金属层506。在一些实施例中，第四介质016设置于所述半导体衬底001的表面，并位于所述第四金属层506与所述半导体衬底001之间，同时部分的涵盖所述半导体区域102表面外围部分。

在一些实施例中，受半导体区域102的影响，第二电场屏蔽区201的电位接近阴极的电位，第二电场屏蔽区201与半导体衬底001形成PN结反偏，开始相互耗尽，大部分从半导体衬底001中带正电的电离施主会被电场屏蔽区中带负电的电离受主所吸收，使得到达源体区202的电力线基本被屏蔽，进而提升半导体器件的耐压性。

图9所示仅为说明电场屏蔽结构，在一些实施例中，元胞主结构两侧皆配置电场屏蔽结构，但配置方式为前述数种电场屏蔽结构中，选择性的配置于元胞主结构的两侧。

在本申请的一实施例中，所述第一导电类型为N型，所述第二导电类型为P型。

在本申请的一实施例中，所述第一导电类型为P型，所述第二导电类型为N型。

在本申请的一实施例中，所述源区303为第一导电类型或第二导电类型。

在本申请的一实施例中，所述源区303为重掺杂区或轻掺杂区。

在本申请的一实施例中，所述源区303为N型时作为电子源区，所述源区303为P型时作为空穴源区。

在本申请的一实施例中，所述第一半导体衬底001与所述第二金属层502之间设置有第一半导体区003。如前述，所述第一半导体区003为第二导电类型；或者，所述第一半导体区003的导电类型等同所述第一半导体衬底001。

所述第一半导体区003的一侧设置有与其导电类型相同或相异的第二半导体区004。

在本申请的一实施例中，所述第一半导体区003的同层侧边设置有与其导电类型相异的第三半导体区005。

图10为本申请实施例的穿通型或电场截止型元胞结构示意图。在本申请的一实施例中，所述第一半导体区003的一侧设置有第一导电类型的第二半导体区004，其作为场截止区，第二半导体区004的掺杂浓度高于第一半导体衬底001。在阳极和阴极之间加上最高电压时使得电场在场截止区内截止，且场截止区不会全耗尽。因此图10所形成的电场截止型结构可以获得较小的第一半导体衬底001厚度，从而获得更小的导通压降(V_ON)。其次，第一半导体衬底001内载流子总量和第一半导体衬底001厚度成正比，故可使得载流子总量减小。在一定电流下，半导体器件从导通态到关断态或者从关断态到导通态所需的时间更短，进而获得较小的开关损耗。

图11为本申请实施例的逆导型元胞结构示意图。在本申请的一实施例中，所述第一半导体区003的同层侧边设置有第一导电类型的第三半导体区005。第一半导体区003和第三半导体区005均与第二金属层502直接接触，形成阳极短路(Anode Short)结构。同以第一导电类型为N型，第二导电类型为P型作说明。由P型源体区202、N型载流子势垒区010、N型外延层002、N型半导体衬底001以及N型第三半导体区005构成一个体二极管，其中P型源体区202为所述体二极管的阳极，N型第三半导体区005为所述体二极管的阴极，在本申请的一实施例中，当阴极(第一金属层500)的电位高于阳极(第二金属层502)的电位时，此体二极管正偏，电流从P型源体区202经N型载流子势垒区010、N型外延层002、N型半导体衬底001流向N型第三半导体区005。由于N型载流子势垒区010的存在，所述体二极管的阳极空穴注入效率被大大降低，从而在体二极管导通时阳极区附近获得极低的电荷浓度，从而可以获得较小的关断损耗。

图12为本申请实施例的电场截止型结合逆导型的元胞结构示意图，其所示结构兼具图10和图11描述的电学特征，这里不再赘述。

在本申请的一实施例中，图1至图9所示半导体衬底001是非穿通型(Non PunchThrough)，即在集电极和发射极之间加上最高电压时半导体衬底001不会全耗尽；图9所示穿通型(Punch Through)或电场截止型(Field Stop)的元胞；图10所示逆导型(ReverseConduction)的元胞；图12为图10与图11结构的组合。然而，上述实施例不以各自图示结构为限，各实施例均适用非穿通型(Non Punch Through)结构、穿通型(Punch Through)、电场截止型(Field Stop)与阳极短路(Anode Short)型结构，或与上述相等效/相近似的结构。

在本申请的一实施例中，所述导电材料011、第一金属层500、第二金属层502、第三金属层504与第四金属层506，其选择性的采用多晶硅或具导电能力的金属材料。

在本申请的一实施例中，各金属层是一体相连或是通过导电组件连接，不论采用何种方式，对半导体器件的功能没有太大影响。

在本申请的一实施例中，前述的各类半导体的材料包括硅(Si)材料或碳化硅(SiC)材料。

在本申请的一实施例中，所述第一介质012、所述第二介质013、所述第三介质015与所述第四介质016可选择性的采用包括二氧化硅或苯环丁烯(BCB)或聚酰亚胺(PI)、二氧化硅与其它物质的复合层，例如二氧化硅与氮化硅的复合层、二氧化硅与聚酰亚胺(PI)的复合层…等绝缘材料。

本申请的另一目的的一种半导体器件，包括元胞区与终端区，其特征在于，所述元胞区包括一个以上的元胞，所述元胞的结构包括：N型半导体衬底001；N型外延层002，邻接设置在所述N型半导体衬底001的上方；多数个第一槽单元700，设置于所述N型外延层002顶部，所述多数个第一槽单元700分隔设置，导电材料011设置于所述多数个第一槽单元700内，通过第一介质012与所述N型外延层002相隔离；N型载流子势垒区010，设置邻接于所述多数个第一槽单元700的底部或接近底部的侧缘，通过所述第一介质012与所述导电材料011相隔离；P型第一源体区202，设置所述多数个第一槽单元700的间隔中，所述P型源体区202设置有一个以上的N型源区303，所述P型源体区202及所述N型源区303均位在所述N型外延层002表面；第一金属层500，设置于所述N型外延层002顶部，所述第一金属层500接触所述源体区202与所述源区303；第二介质013，设置于所述N型外延层002顶部，邻近或邻接所述第一金属层500，所述第二介质013涵盖部分或全部的所述多数个第一槽单元700的槽口；P型半导体区003，设置在所述N型半导体衬底001的底部；以及，第二金属层502，设置接触所述P型半导体区003。

本申请通过载流子势垒区设计与高于外延层及半导体衬底的浓度条件，可在保持半导体器件功能的前提下，限定导通路径或空穴通道，还能获得较低的导通压降。其次，通过将部分的浮空区邻近载流子势垒区的设计除能形成电场屏敝区域外，还能辐助导通路径或空穴通道的界定以及导通压降的稳定性，而且浮空区深埋于所述半导体器件中，还能避免器件表面高电场效应。再者，元胞结构的主结构外侧还能增设如场限环、P浮岛、或是如前所述的电场屏敝结构，增加电场屏敝区域范围与屏敝效能，进而提升半导体器件的耐压性。此外，前述电场屏敝结构构成的PMOS除能加强电场屏敝效益外，还能作为空穴电流通道，避免寄生晶闸管开启，亦提升器件的鲁棒性(Robust)。进一步而言，元胞主结构还能配套三维方向掺杂的P型半导体区域形成接触表面半导体器件阴极的电场屏敝结构，同样能达到电场屏蔽的效果，提升耐压性。再加上，槽单元的数量与较为宽泛的浅槽并列设计，即使少数槽的刻蚀窗口发生套偏，较能调节半导体区域浓度，避免产生较差的导通路径或是产生预想之外的空穴通道。甚至，槽的规格、深度等需求一致化，较能简化制造工艺的复杂性，较低器件制作难度。

如先前所述，第一导电类型与第二导电类型为相异，例如：第一导电类型为P型，第二导电类型为N型；或者，第一导电类型为N型，第二导电类型为P型，即以上描述中的N型和P型可以互换，对应的电子和空穴也可以互换，互换之后仍然适用本申请的原理。

“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。

以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (10)

1.一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：

第一导电类型的半导体衬底；

第一导电类型的外延层，邻接设置在所述半导体衬底的上方；

第二导电类型的多数个浮空区，所述多数个浮空区分隔设置于所述半导体衬底与所述外延层之间，所述第二导电类型相异于所述第一导电类型；

多数个第一槽单元，设置于所述外延层顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述外延层相隔离；

第一导电类型的载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离，所述载流子势垒区的浓度高于所述外延层的浓度；

第二导电类型的第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的源区，所述第一源体区及所述源区均位在所述外延层表面；

第一金属层，设置于所述外延层顶部，所述第一金属层接触所述第一源体区与所述源区；

第二介质，设置于所述半导体衬底顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；

第一半导体区，设置在所述半导体衬底的底部；以及

第二金属层，设置接触所述第一半导体区。

2.如权利要求1所述半导体器件的元胞结构，其特征在于，所述多数个浮空区配置于所述载流子势垒区两侧下方。

3.如权利要求1所述半导体器件的元胞结构，其特征在于，所述半导体衬底为多层结构，部分或全部层级皆设置有所述多数个浮空区。

4.如权利要求1所述半导体器件的元胞结构，其特征在于，所述载流子势垒区的数量为一个，所述多数个第一槽单元共同接触所述载流子势垒区；或者，所述载流子势垒区的数量为多数个，所述多数个第一槽单元每一者均对应接触一个所述载流子势垒区。

5.如权利要求1所述半导体器件的元胞结构，其特征在于，所述第一源体区侧边接触相邻的第一槽单元的侧边，所述源区接触所述第一介质，所述第二介质邻接所述第一金属层，涵盖所述多数个第一槽单元的全部槽口范围，并接触部分或全部的所述源区，所述源区为第一导电类型或第二导电类型；所述源区为重掺杂区或轻掺杂区。

6.如权利要求1所述半导体器件的元胞结构，其特征在于，还包括第一电场屏蔽结构，其包括：

所述半导体衬底；

所述外延层；

第二导电类型的第一电场屏蔽区，设置所述外延层之中且深度相同或相近于所述载流子势垒区；以及

其中，相邻的所述电场屏蔽区与所述载流子势垒区为相互接触或不接触。

7.如权利要求6所述半导体器件的元胞结构，其特征在于，所述第一电场屏蔽结构还包括：

多数个第二槽单元，设置于所述外延层顶部并位于所述多数个第一槽单元的外侧，所述多数个第二槽单元内设置有导电材料，通过第三介质与所述外延层相隔离；

所述第一电场屏蔽区设置邻接于所述多数个第二槽单元的底部或接近底部的侧缘，通过所述第三介质与所述导电材料相隔离；以及

第二源体区，设置所述多数个第二槽单元的间隔中，所述第二源体区位在所述外延层表面。

8.如权利要求7所述半导体器件的元胞结构，其特征在于，所述第一电场屏蔽结构还包括：

第三金属层，设置于所述外延层顶部，所述第三金属层接触所述第二源体区部分或全部表面；

第四介质，设置于所述外延层顶部，邻接所述第三金属层，所述第四介质涵盖部分或全部的所述多数个第二槽单元的槽口。

9.如权利要求1所述半导体器件的元胞结构，其特征在于，还包括第二电场屏蔽结构，其包括：

所述半导体衬底；

所述外延层；

第二导电类型的第二电场屏蔽区，设置所述外延层之中；

第四金属层，设置于所述外延层的顶部；

第二导电类型的半导体区域，以垂直方向形成于所述外延层中，且接触所述第二电场屏蔽区与所述第四金属层。

10.一种半导体器件，包括元胞区与终端区，其特征在于，所述元胞区包括一个以上的元胞，所述元胞的结构包括：

N型半导体衬底；

N型外延层，邻接设置在所述N型半导体衬底的上方；

多数个P型浮空区，所述多数个P型浮空区分隔设置于所述N型半导体衬底与所述N型外延层之间；

多数个第一槽单元，设置于所述N型外延层顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述N型外延层相隔离；

N型载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离，所述N型载流子势垒区的浓度高于所述N型外延层的浓度；

P型第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的N型源区，所述P型第一源体区及所述N型源区均位在所述半导体衬底表面；

第一金属层，设置于所述N型半导体衬底顶部，所述第一金属层接触所述P型第一源体区与所述N型源区；

第二介质，设置于所述N型半导体衬底顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；

P型半导体区，设置在所述N型半导体衬底的底部；以及

第二金属层，设置接触所述P型半导体区。

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