CN211480018U - 半导体导线架结构及其封装结构 - Google Patents

半导体导线架结构及其封装结构 Download PDF

Info

Publication number
CN211480018U
CN211480018U CN201920516449.1U CN201920516449U CN211480018U CN 211480018 U CN211480018 U CN 211480018U CN 201920516449 U CN201920516449 U CN 201920516449U CN 211480018 U CN211480018 U CN 211480018U
Authority
CN
China
Prior art keywords
bearing seat
lead frame
semiconductor
sides
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201920516449.1U
Other languages
English (en)
Inventor
汤霁嬨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Zhenkun Technology Co ltd
Original Assignee
Suzhou Zhenkun Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Zhenkun Technology Co ltd filed Critical Suzhou Zhenkun Technology Co ltd
Priority to CN201920516449.1U priority Critical patent/CN211480018U/zh
Application granted granted Critical
Publication of CN211480018U publication Critical patent/CN211480018U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本实用新型公开了一种半导体导线架结构及其封装结构，该半导体导线架结构包括多个导线架单元，每一个所述导线架单元包括一承载座及多个接垫，多个所述接垫以未接触方式分布于所述承载座周围或两侧，所述承载座至少于对称两边分别采用内缩方式形成一凹部；另外其封装结构包括一承载座，至少于对称两边分别采用内缩方式形成一凹部；多个接垫，分布于所述承载座两侧；一芯片，位于所述承载座上；多个引线，电性连接于所述芯片与所述接垫；封胶体，包覆于所述承载座、接垫、芯片及引线且让部份接垫露出；藉由所述凹部的存在，增加封装时所述承载座与封装胶体的结合强度。

Description

半导体导线架结构及其封装结构
技术领域
本实用新型为一种半导体导线架结构及其封装结构的技术领域，尤其一种能增加封装后的结合强度的设计。
背景技术
如图1所述，为一种半导体导线架的平面图，此为四方平面无引脚封装体(QuadFlat No leads,QFN)所使用的半导体导线架，类似相关产品为双边平面无引脚封装体(Dual Flat No leads,DFN)的半导体导线架。此类导线架的每一个导线架单元1包括一承载座11及分布周围或两侧但未接触的多个接垫12。所述承载座11周围平整呈直边状，与所述接垫12之间距离并不大。封装作业中成型于所述承载座11上的封装胶体厚度很薄，故常会在封装后造成所述承载座11与所述封装胶体产生脱模现象，使产品不良率提高。
实用新型内容
为解决上述问题，本实用新型的主要目的系提供一种半导体导线架结构及其封装结构，主要是改良承载座的形状，藉此提升封装后所述承载座与封装胶体的结合强度。
为实现前述目的，本实用新型采用了如下技术方案：
本实用型的半导体导线架结构，包括多个导线架单元，每一个所述导线架单元包括一承载座及多个接垫，多个所述接垫以未接触方式分布于所述承载座周围或两侧，所述承载座至少于对称两边分别采用内缩方式形成一凹部。
作为较佳优选实施方案之一，所述凹部形状呈由外向内渐缩的凹槽。
作为较佳优选实施方案之一，所述承载座是于侧边以单阶式内缩边、内缩圆弧边、内缩圆锥弧边及多阶式内缩边等其中一种方式形成所述凹部。此方式有助封装浇胶过程中导引所述封装胶体流动，避免产生絮流现象，残留气孔。
作为较佳优选实施方案之一，所述承载座是于两组对称边皆形成着凹部。
作为较佳优选实施方案之一，所述承载座背部形成至少一凹陷区，所述凹陷区有助于封装过程中，让封装胶体填入其中，藉此增加所述承载座与封装胶体的结合强度。
作为较佳优选实施方案之一，所述凹陷区分布形状四方框形。
作为较佳优选实施方案之一，所述凹陷区分布形状为井字形。
作为较佳优选实施方案之一，所述接垫背部形成有凹陷区。
再者，本实用新型的半导体封装结构包括一承载座，至少于对称两边分别采用内缩方式形成一凹部；多个接垫，分布于所述承载座至少对称两侧；一芯片，位于所述承载座上；多个引线，电性连接于所述芯片与所述接垫；封胶体，包覆于所述承载座、接垫、芯片及引线且让部份接垫露出。
作为较佳优选实施方案之一，多个接垫是分布于所述承载座周围四边。
与现有技术相比，本实用新型的有益效果包括：
1.利用所述凹部设计，能减少所述承载座与所述封装胶体脱模的机率。
2.利用所述凹部设计，能增加所封装胶体与所述承载座的结合强度。
3.所述凹部为由外向内渐缩方式设计，有助封装过程中导引封装胶体更平顺进入所述承载座周围，进而于封装制程中，避免产生絮流现象，产生气孔。
4.所述承载座的背部形成多个凹陷区，多个所述凹陷区形状能以多种不同方式分布，进而增加所述承载座与所述封装胶体的结合强度，改善所述承载座与所述封装胶体发生脱模现象。
附图说明
图1是现有技术中一种半导体导线架构的平面图。
图2是本实用新型实施例1的平面图。
图3是本实用新型实施例1的单一导线架单元的平面图。
图4是本实用新型实施例2的单一导线架单元的平面图。
图5是本实用新型实施例3的单一导线架单元的平面图。
图6是本实用新型实施例4的单一导线架单元的平面图。
图7是本实用新型实施例5的单一导线架单元的平面图。
图8A是本实用新型实施例6的单一导线架单元的平面图。
图8B是图8A的AA面的剖面示意图。
图9A是本实用新型实施例7的单一导线架单元的平面图。
图9B是图9A的BB面的剖面示意图。
图10A是本实用新型半导体封装结构的一典型实施例的平面图。
图10B是本实用新型半导体封装结构的一典型实施例的剖面示意图。
图11A是本实用新型半导体封装结构的另一典型实施例的平面图。
图11B是本实用新型半导体封装结构的另一典型实施例的剖面示意图。
附图标记说明：1-导线架单元，11-承载座，12-接垫，2-导线架单元，21-承载座，211- 单阶式内缩边，212-内缩圆弧边，213-内缩圆锥弧边，214-多阶式内缩边，215-凹陷区，22- 接垫，23-凹部，24-芯片，25-引线，26-封胶体。
具体实施方式
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
如图2及图3所示，为本实用新型的半导体导线架结构的平面图及单一个导线架单元的平面图。本实用新型的半导体导线架结构包括多个导线架单元2，如图2中以假想线表示，实际上在封装后会依线裁切出来。如图3所示，每一个所述导线架单元2包括一承载座21及多个接垫22，多个所述接垫22以未接触方式分布于所述承载座21周围。在本实施例中该导线架单元2为四方平面无引脚封体(Quad Flat No leads,QFN)所使用的半导体导线架。若为双边平面无引脚封装体(Dual FlatNo leads,DFN)半导体导线架，多个所述接垫22就仅对称分布于该承载座21两侧。
本实用新型主要设计之处为：所述承载座21至少于相对称两边分别采用内缩方式形成一凹部23。所述凹部23在封装作业中，能让位于所述承载座21正面、背面的封装胶体相互具有更大结合面积，藉此结合时更为牢固。因此本实用新型在封装后能减少所述承载座21与所述封装胶体脱模的机率。
所述凹部23可由多种不同方式形成于所述承载座21对称两边，以下将就其中几种作说明：如图3所示，所述承载座21是由单阶式内缩边211形成所述凹部23。所述凹部23会形成由外向内渐缩的凹槽。所述单阶式内缩边211各边转接位置皆以圆角或圆弧边设计。
如图4所示，为本实用新型实施例2的图。在本实施例中所述承载座21是由内缩圆弧边212形成所述凹部23。
如图5所示，为本实用新型实施例3的图。在本实施例中所述承载座21是由内缩圆锥弧边213形成所述凹部23。所述凹部23呈由外向内渐缩的漏斗状。
如图6所示，为本实用新型实施例4的图。在本实施例中所述承载座21是由多阶式内缩边214形成所述凹部23。
如图7所示，为本实用新型实施例5的图。在本实施例中所述承载座21是于两组对称边皆形成着凹部23。因此所述承载座21的周围四边皆具有所述凹部23。
综合以上所述，本实用新型所述凹部23并不限特定形状，只要是以内缩方式形成于所述承载座21周边，有助于在封装浇胶过程中，导引封胶体流入，避免产生絮流现象，残留气孔者，皆可作为所述凹部23的形状。
如图8A及8B所示，为本实用新型实施例6的单一导线架单元的平面图及剖面图。在本实施例中是改良该承载座21背部的结构。所述承载座21背部具有一凹陷区215。所述凹陷区215是以半蚀刻方式形成于该承载座21背部。在所述凹陷区215分布形状可为各种方式，在本实施例的所述凹陷区215分布形状为四方框形。述凹陷区215有助于封装过程中，注入的所述封装胶体厚度增加，藉此增加所述承载座21、所述接垫22与封装胶体的结合强度。在本实施例中该承载座21较厚的区域为芯片放置位置。
如图9A及9B所示，为本实用新型实施例7的单一导线架单元的平面图及剖面图。在本实施例中是改良所述凹陷区215的分布形状。如图所示，所述承载座21形成着呈井字形的凹陷区215。所述凹陷区215以多间隔交错分布着。此方式也有助于增加承载座21与封装胶体的接触面积，改善所述承载座21与所封装胶体的结合强度。由此可知，所述凹陷区并不限制为固定形状。
接着就运用上述半导体导线架所形成的半导体封装结构作一说明。图10A为本实用新型半导体封装结构的一典型实施例的平面图(尚未注入封胶体)。图10B为剖面示意图。所述半导体封装结构包括一承载座21，至少于对称两边分别采用内缩方式形成一凹部23；多个接垫 22，分布于所述承载座21对称两侧；一芯片24，位于所述承载座21上；多个引线25，电性连接于所述芯片24与所述接垫22；封胶体26，包覆于所述承载座21、接垫22、芯片24及引线25且让部份接垫22露出。在本实施例中所述接垫22仅分布于所述承载座21对称两侧，此为双边平面无引脚封装体(Dual Flat No leads,DFN)。
图11A为本实用新型半导体封装结构的另一典型实施例的平面图(尚未注入封胶体)。图11B为剖面示意图。本实施例结构皆与上述实施例相同，不同之处在于：所述接垫22分布于所述承载座21周围四边，此为四方平面无引脚封装体(QuadFlat No leads,QFN)。
综合以上所述，本实用新型的半导体导线架结构，是于所述承载座两边分别形成对称的凹部，增加封装胶体与承载座的结合强度，此针对GFN及DFN封装结构中，能改善因承载座为四方扁平形状，致使封装过程中易发生脱模的问题，藉此提升产品的良率，符合专利之申请要件。
虽然结合附图对本实用新型进行了说明，但是附图中公开的实施例旨在对本实用新型优选实施方式进行示例性说明，而不能理解为对本实用新型的一种限制。
本实用新型的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰，因此，本实用新型保护范围应不限于实施例所揭示的内容，而应包括各种不背离本实用新型的替换及修饰，并为本专利申请权利要求所涵盖。

Claims (9)

1.一种半导体导线架结构，包括多个导线架单元，每一个所述导线架单元包括一承载座及多个接垫，多个所述接垫以未接触方式分布于所述承载座周围或两侧，其特征在于：所述承载座至少于相对称两边分别采用内缩方式形成一凹部。
2.根据权利要求1所述的半导体导线架结构，其特征在于：所述凹部形状呈由外向内渐缩的凹槽。
3.根据权利要求2所述的半导体导线架结构，其特征在于：所述承载座是于侧边以单阶式内缩边、多阶式内缩边、内缩圆弧边及内缩圆锥弧边其中至少一个形成所述凹部。
4.根据权利要求1所述的半导体导线架结构，其特征在于：所述承载座是于两组对称边皆形成着凹部。
5.根据权利要求1所述的半导体导线架结构，其特征在于：所述承载座背部形成着至少一凹陷区。
6.根据权利要求5所述的半导体导线架结构，其特征在于：所述凹陷区分布形状为四方框形。
7.根据权利要求5所述的半导体导线架结构，其特征在于：所述凹陷区分布形状为井字形。
8.一种半导体封装结构，其特征在于包括一承载座，至少于对称两边分别采用内缩方式形成一凹部；多个接垫，分布于所述承载座两侧；一芯片，位于所述承载座上；多个引线，电性连接于所述芯片与所述接垫；封胶体，包覆所述承载座、接垫、芯片及引线且让部分接垫露出。
9.根据权利要求8所述的半导体封装结构，其特征在于：所述多个接垫分布于所述承载座周围四边。
CN201920516449.1U 2019-04-16 2019-04-16 半导体导线架结构及其封装结构 Active CN211480018U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201920516449.1U CN211480018U (zh) 2019-04-16 2019-04-16 半导体导线架结构及其封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201920516449.1U CN211480018U (zh) 2019-04-16 2019-04-16 半导体导线架结构及其封装结构

Publications (1)

Publication Number Publication Date
CN211480018U true CN211480018U (zh) 2020-09-11

Family

ID=72378479

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201920516449.1U Active CN211480018U (zh) 2019-04-16 2019-04-16 半导体导线架结构及其封装结构

Country Status (1)

Country Link
CN (1) CN211480018U (zh)

Similar Documents

Publication Publication Date Title
CN101859740B (zh) 先进四方扁平无引脚封装结构及其制造方法
CN208336207U (zh) 一种双基岛引线框架及其sot33-5l封装件
CN211480018U (zh) 半导体导线架结构及其封装结构
CN107146777A (zh) 一种免切割封装结构及其制造工艺
US6703694B2 (en) Frame for semiconductor package including plural lead frames having thin parts or hollows adjacent the terminal roots
CN208674105U (zh) 引线框架及采用该引线框架的封装体
CN203733783U (zh) 一种引线框架
US8957510B2 (en) Using an integrated circuit die configuration for package height reduction
JP5971531B2 (ja) 樹脂封止型半導体装置及びその製造方法
US20090224380A1 (en) Leadframe and semiconductor package having downset baffle paddles
CN220821554U (zh) 复杂引脚集成电路的封装结构
CN221125942U (zh) 一种可调节打线寄生电感的qfn框架结构
CN108615715A (zh) 半导体封装件及其使用的导线框架条
CN210073915U (zh) 一种具有焊线识别功能的led引线框架
CN216250716U (zh) 一种引线框架结构
JPH0233961A (ja) リードフレーム
CN206271695U (zh) 一种引线框架结构及半导体器件
CN221727106U (zh) 一种半导体器件
CN212517191U (zh) 引线框架及封装体
CN221632562U (zh) 一种tdfn2510-10l芯片框架结构
CN216213428U (zh) 一种qfn封装基板结构
CN212967685U (zh) 一种新型dfn封装结构
CN219144170U (zh) 封装框架及封装结构
CN213278085U (zh) 一种大功率高散热封装引线框架及封装结构
CN220121822U (zh) 一种芯片封装框架结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant