CN211429282U - 芯片电路及芯片 - Google Patents

Abstract

本实用新型公开一种芯片电路及芯片，芯片电路包括信号输入端、信号输出端、非交叠时钟产生电路和电平转换电路，非交叠时钟产生电路的电源端与芯片工作电压输入端连接，非交叠时钟产生电路的输入端与信号输入端连接，电平转换电路的第一电源端、第一赋值电路的电源端及第二赋值电路的电源端均与可变电压域输入端连接，电平转换电路的输出端为信号输出端。非交叠时钟产生电路将信号输入端输入的信号进行差分输出，并分别输出两路差分信号，电平转换电路分别对两路差分信号进行电平转换，并得到电平转换后的两路信号，将两路信号合成一路输出。从而降低芯片电路输出信号的时延。

Description

芯片电路及芯片

技术领域

本实用新型涉及芯片技术领域，特别涉及芯片电路及芯片。

背景技术

芯片的IO(输入/输出，Input/Output)口输出特定电压的信号，而芯片由于本身工作速率要求越来越高，其工作电压(比如1.2V)越来越低，为了IO口输出的信号的电压与对应的电路相适应，现有技术中，一般在IO口设置有可变电压域(VDDIO，3.3V/1.8V/1.2V)，以实现特定电压的控制信号的输出，一般在可变电压域中设置有非交叠时钟产生电路，该非交叠时钟产生电路使得转换后的驱动信号的上升下降沿不会重叠，从而降低IO驱动管同时导通风险，减小漏电流，但同时该非交叠时钟产生电路会增加IO时延。

但是使用非交叠时钟产生电路时，如果要匹配可变电压域中所有的电压，则需要保证非交叠时钟产生电路的元器件的额定电压为可变电压域中的最高电压。但是，此种电路由于可变电压域的电压为可变的，当可变电压域的电压低于非交叠时钟产生电路中元器件的额定电压时，此时由于电压不足，非交叠时钟产生电路电压转换的时延就会很大。

实用新型内容

本实用新型的主要目的是提出一种芯片电路，旨在解决现有芯片的IO输出信号的时延较大的问题。

为实现上述目的，本实用新型提出一种芯片电路，所述芯片电路包括信号输入端、信号输出端、芯片工作电压输入端、可变电压域输入端、非交叠时钟产生电路和电平转换电路，所述非交叠时钟产生电路包括电源端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述电平转换电路包括第一受控端、第二受控端、第三受控端、第四受控端、第一电源端、第二电源端和输出端，

所述非交叠时钟产生电路的电源端与所述芯片工作电压输入端连接，所述非交叠时钟产生电路的输入端与所述信号输入端连接，所述非交叠时钟产生电路的第一输出端与所述电平转换电路的第一受控端连接，所述非交叠时钟产生电路的第二输出端与所述电平转换电路的第二受控端连接，所述非交叠时钟产生电路的第三输出端与所述电平转换电路的第三受控端连接，所述非交叠时钟产生电路的第四输出端与所述电平转换电路的第四受控端连接；所述电平转换电路的第一电源端及所述电平转换电路的第二电源端均与所述可变电压域输入端连接，所述电平转换电路的输出端与所述信号输出端连接，所述电平转换电路的接地端接地；

所述非交叠时钟产生电路，用于将所述信号输入端输入的信号进行差分输出，并分别输出两路差分信号；

所述电平转换电路，用于分别对两路所述差分信号进行电平转换，并得到电平转换后的两路信号，将两路信号合成一路输出。

可选地，所述非交叠时钟产生电路包括或非门、与非门、第一非门和第二非门，所述或非门的第一输入端与所述与非门的第一输入端连接，其连接节点为所述非交叠时钟产生电路的输入端，所述或非门的第二输入端与所述第一非门的输出端连接，其连接节点为所述非交叠时钟产生电路的第二输出端，所述或非门的输出端与所述第二非门的输入端连接，其连接节点为所述非交叠时钟产生电路的第三输出端，所述与非门的电源端与所述芯片工作电压输入端连接；所述与非门的第二输入端与所述第二非门的输出端连接，其连接节点为所述非交叠时钟产生电路的第四输出端，所述与非门的输出端与所述第一非门的输入端连接，其连接节点为所述非交叠时钟产生电路的第一输出端。

可选地，所述电平转换电路包括第一支路、第二支路、第一赋值电路和第二赋值电路，所述第一支路包括第一受控端、第二受控端、电源端、接地端和输出端，所述第二支路包括第一受控端、第二受控端、电源端、接地端和输出端，所述第一支路的第一受控端为所述电平转换电路的第一受控端，所述第一支路的第二受控端为所述电平转换电路的第二受控端，所述第一支路的电源端与所述第一赋值电路的输入端连接，其连接节点为所述电平转换电路的第一电源端，所述第一支路的输出端与所述第一赋值电路的受控端连接，所述第一支路的接地端接地、所述第二支路的接地端及所述第二赋值电路的输入端均接地，其连接节点为所述电平转换电路的接地端；所述第二支路的第一受控端为所述电平转换电路的第三受控端，所述第二支路的第二受控端为所述电平转换电路的第四受控端，所述第二支路的电源端为所述电平转换电路的第二电源端，所述第二支路的输出端与所述第二赋值电路的受控端连接；所述第二赋值电路的输出端与所述第一赋值电路的输出端连接，其连接节点为所述电平转换电路的输出端。

可选地，所述第一支路包括第一开关管、第二开关管、第三开关管和第四开关管，所述第一开关管的受控端、所述第三开关管的第一端及所述第四开关管的第一端互连，其连接节点为所述第一支路的输出端，所述第一开关管的第一端与所述第三开关管的第二端连接，其连接节点为所述第一支路的电源端，所述第一开关管的第二端、所述第二开关管的第一端及所述第三开关管的受控端互连；所述第二开关管的受控端为所述第一支路的第一受控端，所述第二开关管的第二端与所述第四开关管的第二端均接地，其连接节点为所述第一支路的接地端；所述第四开关管的受控端为所述第一支路的第二受控端。

可选地，所述第二支路包括第五开关管、第六开关管、第七开关管和第八开关管；

所述第五开关管的受控端、所述第七开关管的第一端及所述第八开关管的第一端互连，其连接节点为所述第二支路的输出端，所述第五开关管的第一端与所述第七开关管的第二端连接，其连接节点为所述第二支路的电源端，所述第五开关管的第二端、所述第六开关管的第一端及所述第七开关管的受控端互连；所述第六开关管的受控端为所述第二支路的第一受控端，所述第六开关管的第二端与所述第八开关管的第二端均接地，其连接节点为所述第二支路的接地端；所述第八开关管的受控端为所述第二支路的第二受控端。

可选地，所述第一赋值电路包括第九开关管，所述第九开关管的受控端为所述第一赋值电路的受控端，所述第九开关管的第一端为所述第一赋值电路的电源端，所述第九开关管的第二端为所述第一赋值电路的输出端。

可选地，所述第二赋值电路包括第十开关管，所述第十开关管的受控端为所述第二赋值电路的受控端，所述第十开关管的第一端为所述第二赋值电路的电源端，所述第十开关管的第二端为所述第二赋值电路的输出端。

可选地，所述第一开关管和第三开关管为P型MOS管/PNP三极管，第二开关管和第四开关管为N型MOS管/NPN三极管。

可选地，第五开关管和第七开关管为P型MOS管/PNP三极管,第六开关管和第八开关管为N型MOS管/NPN三极管。

为实现上述目的，本实用新型还提出一种芯片，所述芯片包括如上所述的芯片电路。

本实用新型芯片电路包括信号输入端、信号输出端、芯片工作电压输入端、可变电压域输入端、非交叠时钟产生电路和电平转换电路，其中，所述非交叠时钟产生电路的电源端与所述芯片工作电压输入端连接，所述非交叠时钟产生电路的输入端与所述信号输入端连接，所述电平转换电路的第一电源端、所述电平转换电路的第二电源端均与所述可变电压域输入端连接。其中，将非交叠时钟产生电路设置在芯片工作电压输入端，即稳定的电源域下，此时，可以根据稳定的工作电压来选择最佳性能的器件，从而可以降低时延。在上述芯片电路中，所述信号输入端接入芯片需要输出的控制信号，所述非交叠时钟产生电路将所述信号输入端输入的信号进行差分输出，并分别输出两路差分信号。所述电平转换电路分别对两路所述差分信号进行电平转换，并得到电平转换后的两路信号，将两路信号合成一路输出。从而在实现减小芯片电路时延的目的的情况下，还能实现差分信号的输出，以降低功耗。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本实用新型芯片电路一实施例的电路示意图；

图2为本实用新型芯片电路中输出信号的时序示意图；

图3为本实用新型芯片电路一实施例的电路示意图。

本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明，若本实用新型实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示) 下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本实用新型实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

本实用新型提出一种芯片电路，用于解决现有技术中现有芯片的IO输出信号的时延较大的技术问题。

在本实用新型的一实施例中，如图1所示，一种芯片电路，芯片电路包括信号输入端IN、信号输出端OUT、芯片工作电压输入端VDD、可变电压域输入端VDDIO、非交叠时钟产生电路10和电平转换电路20，非交叠时钟产生电路10包括电源端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，电平转换电路20包括第一受控端、第二受控端、第三受控端、第四受控端、第一电源端、第二电源端、第一输出端和第二输出端，非交叠时钟产生电路10 的电源端与芯片工作电压输入端VDD连接，非交叠时钟产生电路10的输入端与信号输入端IN连接，非交叠时钟产生电路10的第一输出端与电平转换电路20的第一受控端连接，非交叠时钟产生电路10的第二输出端与电平转换电路 20的第二受控端连接，非交叠时钟产生电路10的第三输出端与电平转换电路 20的第三受控端连接，非交叠时钟产生电路10的第四输出端与电平转换电路 20的第四受控端连接。电平转换电路20的第一电源端及电平转换电路20的第二电源端均与可变电压域输入端VDDIO连接，电平转换电路20的输出端与信号输出端OUT连接，电平转换电路20的接地端接地。

其中，将非交叠时钟产生电路10设置在芯片工作电压输入端VDD，即稳定的电源域下，此时，可以根据稳定的工作电压来选择最佳性能的器件，从而可以降低时延。在上述芯片电路中，信号输入端IN接入芯片需要输出的控制信号，非交叠时钟产生电路10将所述信号输入端IN输入的信号进行差分输出，并分别输出两路差分信号，电平转换电路20分别对两路差分信号进行电平转换，并得到电平转换后的两路信号，将两路信号合成一路输出,以输出升压后的控制信号。从而在实现减小芯片电路时延的目的的情况下，还能实现差分信号的输出，以降低功耗。值得注意的是，控制信号为高低电平信号，芯片工作电压输入端VDD接入电压一般为芯片正常工作电压1.2V，可变电压域输入端VDDIO接入电压为1.2V-3.3V不等，视具体电路而定，第一差分信号INN1、第二差分信号 INP1为一路差分信号，第三差分信号INN2和第四差分信号INP2为一路差分信号，具体四者之间的信号变化图可如图2所示，由于此时的第一差分信号INN1 低电平比第三差分信号INN2窄，第一差分信号INN1高电平比第三差分信号 INN2宽，上升下降沿不重叠。从而保证电平转换电路20的输出端不会有贯通电流的产生。

可选地，非交叠时钟产生电路10包括或非门NOR、与非门NAND、第一非门INV1和第二非门INV2，或非门NOR的第一输入端与与非门NAND的第一输入端连接，其连接节点为非交叠时钟产生电路10的输入端，或非门NOR 的第二输入端与第一非门INV1的输出端连接，其连接节点为非交叠时钟产生电路10的第二输出端，或非门NOR的输出端与第二非门INV2的输入端连接，其连接节点为非交叠时钟产生电路10的第三输出端，与非门NAND的电源端与芯片工作电压输入端VDD连接；与非门NAND的第二输入端与第二非门INV2 的输出端连接，其连接节点为非交叠时钟产生电路10的第四输出端，与非门 NAND的输出端与第一非门INV1的输入端连接，其连接节点为非交叠时钟产生电路10的第一输出端。

其中，非交叠时钟产生电路10的第一输出端输出第一差分信号INN1，非交叠时钟产生电路10的第二输出端输出第二差分信号INP1，非交叠时钟产生电路10的第三输出端输出第三差分信号INN2，非交叠时钟产生电路10的第四输出端输出第四差分信号INP2，如图2所示，在一实施例中，当非交叠时钟产生电路10的输入端输入的控制信号为低电平时，第一差分信号INN1为高电平，第二差分信号INP1低电平，第三差分信号INN2为高电平和第四差分信号INP2 低电平。当非交叠时钟产生电路10的输入端输入的控制信号由低电平转换为高电平时，第一差分信号INN1和第二差分信号INP1有部分延迟，然后第一差分信号INN1转换为低电平，第二差分信号INP1转换为高电平，第三差分信号INN2 转换为低电平，第四差分信号INP2转换为高电平，以此实现了信号的差分和非交叠。

可选地，电平转换电路20包括第一支路201、第二支路202、第一赋值电路203和第二赋值电路204，第一支路201包括第一受控端、第二受控端、电源端、接地端和输出端，第二支路202包括第一受控端、第二受控端、电源端、接地端和输出端，第一支路201的第一受控端为电平转换电路20的第一受控端，第一支路201的第二受控端为电平转换电路20的第二受控端，第一支路201的电源端与所述第一赋值电路203的输入端连接，其连接节点为电平转换电路20 的第一电源端，第一支路201的输出端与所述第一赋值电路203的受控端连接，所述第一支路的接地端接地、所述第二支路的接地端及所述第二赋值电路204 的输入端均接地，其连接节点为所述电平转换电路20的接地端；第二支路202 的第一受控端为电平转换电路20的第三受控端，第二支路202的第二受控端为电平转换电路20的第四受控端，第二支路202的电源端为电平转换电路20的第二电源端，第二支路202的输出端与所述第二赋值电路204的受控端连接；所述第二赋值电路204的输出端与所述第一赋值电路203的输出端连接，其连接节点为为电平转换电路20的输出端。

其中，第一支路201输出端根据所述第一差分信号INN1和所述第二差分信号INP1输出第一导通信号GP，第二支路202输出端根据第三差分信号INN2 和第四差分信号INP2输出第二导通信号GN，第一赋值电路203接收到的第一导通信号GP与第一差分信号INN1同相位，第二赋值电路204接收到的第二导通信号GN与第三差分信号INN2同相位。第一导通信号GP与第二导通信号 GN不交叠，从而保证第一赋值电路203和第二赋值电路204不会同时导通，没有大的贯通漏电流。

可选地，第一支路201包括第一开关管M1、第二开关管M2、第三开关管 M3和第四开关管M4，第一开关管M1的受控端、第三开关管M3的第一端及第四开关管M4的第一端互连，其连接节点为第一支路201的输出端，第一开关管M1的第一端与第三开关管M3的第二端连接，其连接节点为第一支路201的电源端，第一开关管M1的第二端、第二开关管M2的第一端及第三开关管M3 的受控端互连；第二开关管M2的受控端为第一支路201的第一受控端，第二开关管M2的第二端与第四开关管M4的第二端均接地，其连接节点为所述第一支路的接地端。第四开关管M4的受控端为第一支路201的第二受控端。

其中，当第一差分信号INN1为高电平时，第二差分信号INP1为低电平时，第二开关管M2开启，将第三开关管M3的栅极电压拉低至低电平，从而第三开关管M3开启，第一开关管M1和第四开关管M4关闭，第一支路201的输出端输出的第一导通信号GP为可变电压域输入端VDDIO的高电平电压。当第一差分信号INN1为低电平时，第二差分信号INP1为高电平时，第四开关管M4开启，将第一开关管M1的栅极电压拉低至低电平，从而第一开关管M1开启，第二开关管M2和第三开关管M3关闭，第一支路201的输出端输出的第一导通信号GP为接地端的低电平电压。

可选地，第二支路202包括第五开关管M5、第六开关管M6、第七开关管 M7和第八开关管M8。第五开关管M5的受控端、第七开关管M7的第一端及第八开关管M8的第一端互连，其连接节点为第二支路202的输出端，第五开关管M5的第一端与第七开关管M7的第二端连接，其连接节点为第二支路202的电源端，第五开关管M5的第二端、第六开关管M6的第一端及第七开关管M7 的受控端互连；第六开关管M6的受控端为第二支路202的第一受控端，第六开关管M6的第二端与第八开关管M8的第二端均接地，其连接节点为所述第二支路的接地端；第八开关管M8的受控端为第二支路202的第二受控端。

其中，当第三差分信号INN2为高电平时，第四差分信号INP2为低电平时，第六开关管M6开启，将第七开关管M7的栅极电压拉低至低电平，从而第七开关管M7开启，第五开关管M5和第八开关管M8关闭，第二支路202的输出端输出的第二导通信号GN为可变电压域输入端VDDIO的高电平电压。当第三差分信号INN2为低电平时，第四差分信号INP2为高电平时，第八开关管M8开启，将第五开关管M5的栅极电压拉低至低电平，从而第五开关管M5开启，第六开关管M6和第七开关管M7关闭，第二支路202的输出端输出的第二导通信号GN为接地端的低电平电压。

可选地，第一赋值电路203包括第九开关管M9，第九开关管M9的受控端为第一赋值电路203的受控端，第九开关管M9的第一端为第一赋值电路203 的电源端，第九开关管M9的第二端为第一赋值电路203的输出端。

其中，当第一支路201输出的第一导通信号GP为低电平时，第九开关管 M9导通并输出电压为芯片工作电压输入端VDD的电压，当第一支路201输出的第一导通信号GP为高电平时，第九开关管M9截止。

可选地，第二赋值电路204包括第十开关管M10，第十开关管M10的受控端为第二赋值电路204的受控端，第十开关管M10的第一端为第二赋值电路204 的电源端，第十开关管M10的第二端为第二赋值电路204的输出端

其中，当第二支路202输出的第二导通信号GN为高电平时，第十开关管 M10导通并输出电压为接地端的低电平电压，当第一支路201输出的第二导通信号GN为低电平时，第十开关管M10截止。

可选地，如图1或3所示，第一开关管M1和第三开关管M3为P型MOS 管/PNP三极管，第二开关管M2和第四开关管M4为N型MOS极管/NPN三极管。

其中，第一开关管M1、第三开关管M3、第二开关管M2和第四开关管M4 可为MOS管和三极管，当选用MOS管时，注意开启电压的设置即可。当选用三极管时，选择好三极管相应的导通和关断的压降也可以实现本实用所需实现的效果。

可选地，如图1或3所示，第五开关管M5和第七开关管M7为P型MOS 管/PNP三极管,第六开关管M6和第八开关管M8为N型MOS极管/NPN三极管。

其中，第五开关管M5、第六开关管M6、第七开关管M7和第八开关管M8 可为MOS管和三极管，当选用MOS管时，注意开启电压的设置即可。当选用三极管时，选择好三极管相应的导通和关断的压降也可以实现本实用所需实现的效果。

以下结合图1、2、3对本实用新型的原理进行说明：

当非交叠时钟产生电路10的输入端输入的控制信号为低电平时，第一差分信号INN1为高电平，第二差分信号INP1低电平，第二开关管M2开启，将第三开关管M3的栅极电压拉低至低电平，从而第三开关管M3开启，第一开关管 M1和第四开关管M4关闭，第一支路201的输出端输出的第一导通信号GP为可变电压域输入端VDDIO的高电平电压，第九开关管M9关断。第三差分信号 INN2为高电平和第四差分信号INP2低电平，第六开关管M6开启，将第七开关管M7的栅极电压拉低至低电平，从而第七开关管M7开启，第五开关管M5 和第八开关管M8关闭，第二支路202的输出端输出的第二导通信号GN为可变电压域输入端VDDIO的高电平电压。第十开关管M10导通，输出低电平信号。

[当非交叠时钟产生电路10的输入端输入的控制信号由低电平转换为高电平时，第三差分信号INN2转换为低电平，第四差分信号INP2转换为高电平时，第八开关管M8开启，将第五开关管M5的栅极电压拉低至低电平，从而第五开关管M5开启，第六开关管M6和第七开关管M7关闭，第一支路201的输出端输出电压为接地端的低电平电压。第十开关管M10截止。第一差分信号INN1 和第二差分信号INP1有部分延迟，具体如图2所示，然后第一差分信号INN1 转换为低电平，第二差分信号INP1转换为高电平，第四开关管M4开启，将第一开关管M1的栅极电压拉低至低电平，从而第一开关管M1开启，第二开关管 M2和第三开关管M3关闭，第一支路201的输出端输出电压为接地端的低电平电压。第九开关管M9导通，输出电压为可变电压域输入端VDDIO的高电平电压。从而能保证M10和M9不会同时导通，产生贯通漏电流，此时，第九开关管M9和第十开关管M10轮流开启，由此实现了电压的转换，具体四者之间的信号变化图可如图2所示，由于此时的第一差分信号INN1低电平比第三差分信号INN2窄，第一差分信号INN1高电平比第三差分信号INN2宽，上升下降沿不重叠。第九开关管M9的第一导通信号GP与第一差分信号INN1同相位，第十开关管M10的第二导通信号GN与第三差分信号INN2同相位。第一导通信号GP与第二导通信号GN不交叠，从而保证第一赋值电路203和第二赋值电路 204不会同时导通，没有大的贯通漏电流。由于将非交叠时钟产生电路10转移至芯片工作电压输入端VDD的电压域中，从而可以让非交叠时钟产生电路10 器件工作在稳定的电压域，从而降低了时延，进一步的，还可以选用合适的工作电压范围的器件来进一步降低时延，另外，实现控制信号的输出时还利用了非交叠时钟产生电路10和电平转换电路20结合以使IO输出的信号不交叠，进一步优化了输出的控制信号。

为了解决现有技术中现有芯片的IO输出信号的时延较大的技术问题，本实用新型还提出一种芯片，芯片包括芯片电路。

值得注意的是，因为本实用新型芯片包含了上述芯片电路的全部实施例，因此本实用新型芯片具有上述芯片电路的所有有益效果，此处不再赘述。

其中，信号输出端OUT是芯片的IO口。

以上仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的实用新型构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。

Claims (10)

1.一种芯片电路，其特征在于，所述芯片电路包括信号输入端、信号输出端、芯片工作电压输入端、可变电压域输入端、非交叠时钟产生电路和电平转换电路，所述非交叠时钟产生电路包括电源端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述电平转换电路包括第一受控端、第二受控端、第三受控端、第四受控端、第一电源端、第二电源端和输出端，

所述非交叠时钟产生电路的电源端与所述芯片工作电压输入端连接，所述非交叠时钟产生电路的输入端与所述信号输入端连接，所述非交叠时钟产生电路的第一输出端与所述电平转换电路的第一受控端连接，所述非交叠时钟产生电路的第二输出端与所述电平转换电路的第二受控端连接，所述非交叠时钟产生电路的第三输出端与所述电平转换电路的第三受控端连接，所述非交叠时钟产生电路的第四输出端与所述电平转换电路的第四受控端连接；所述电平转换电路的第一电源端及电平转换电路的第二电源端均与所述可变电压域输入端连接，所述电平转换电路的输出端与所述信号输出端连接，所述电平转换电路的接地端接地；

所述非交叠时钟产生电路，用于将所述信号输入端输入的信号进行差分输出，并分别输出两路差分信号；

所述电平转换电路，用于分别对两路所述差分信号进行电平转换，并得到电平转换后的两路信号，将两路信号合成一路输出。

2.如权利要求1所述的芯片电路，其特征在于，所述非交叠时钟产生电路包括或非门、与非门、第一非门和第二非门，所述或非门的第一输入端与所述与非门的第一输入端连接，其连接节点为所述非交叠时钟产生电路的输入端，所述或非门的第二输入端与所述第一非门的输出端连接，其连接节点为所述非交叠时钟产生电路的第二输出端，所述或非门的输出端与所述第二非门的输入端连接，其连接节点为所述非交叠时钟产生电路的第三输出端，所述与非门的电源端与所述芯片工作电压输入端连接；所述与非门的第二输入端与所述第二非门的输出端连接，其连接节点为所述非交叠时钟产生电路的第四输出端，所述与非门的输出端与所述第一非门的输入端连接，其连接节点为所述非交叠时钟产生电路的第一输出端。

3.如权利要求1所述的芯片电路，其特征在于，所述电平转换电路包括第一支路、第二支路、第一赋值电路和第二赋值电路，所述第一支路包括第一受控端、第二受控端、电源端、接地端和输出端，所述第二支路包括第一受控端、第二受控端、电源端、接地端和输出端，所述第一支路的第一受控端为所述电平转换电路的第一受控端，所述第一支路的第二受控端为所述电平转换电路的第二受控端，所述第一支路的电源端与所述第一赋值电路的输入端连接，其连接节点为所述电平转换电路的第一电源端，所述第一支路的输出端与所述第一赋值电路的受控端连接，所述第一支路的接地端接地、所述第二支路的接地端及所述第二赋值电路的输入端均接地，其连接节点为所述电平转换电路的接地端；所述第二支路的第一受控端为所述电平转换电路的第三受控端，所述第二支路的第二受控端为所述电平转换电路的第四受控端，所述第二支路的电源端为所述电平转换电路的第二电源端，所述第二支路的输出端与所述第二赋值电路的受控端连接；所述第二赋值电路的输出端与所述第一赋值电路的输出端连接，其连接节点为所述电平转换电路的输出端。

4.如权利要求3所述的芯片电路，其特征在于，所述第一支路包括第一开关管、第二开关管、第三开关管和第四开关管，所述第一开关管的受控端、所述第三开关管的第一端及所述第四开关管的第一端互连，其连接节点为所述第一支路的输出端，所述第一开关管的第一端与所述第三开关管的第二端连接，其连接节点为所述第一支路的电源端，所述第一开关管的第二端、所述第二开关管的第一端及所述第三开关管的受控端互连；所述第二开关管的受控端为所述第一支路的第一受控端，所述第二开关管的第二端与所述第四开关管的第二端均接地，其连接节点为所述第一支路的接地端；所述第四开关管的受控端为所述第一支路的第二受控端。

5.如权利要求3所述的芯片电路，其特征在于，所述第二支路包括第五开关管、第六开关管、第七开关管和第八开关管；

所述第五开关管的受控端、所述第七开关管的第一端及所述第八开关管的第一端互连，其连接节点为所述第二支路的输出端，所述第五开关管的第一端与所述第七开关管的第二端连接，其连接节点为所述第二支路的电源端，所述第五开关管的第二端、所述第六开关管的第一端及所述第七开关管的受控端互连；所述第六开关管的受控端为所述第二支路的第一受控端，所述第六开关管的第二端与所述第八开关管的第二端均接地，其连接节点为所述第二支路的接地端；所述第八开关管的受控端为所述第二支路的第二受控端。

6.如权利要求3所述的芯片电路，其特征在于，所述第一赋值电路包括第九开关管，所述第九开关管的受控端为所述第一赋值电路的受控端，所述第九开关管的第一端为所述第一赋值电路的电源端，所述第九开关管的第二端为所述第一赋值电路的输出端。

7.如权利要求3所述的芯片电路，其特征在于，所述第二赋值电路包括第十开关管，所述第十开关管的受控端为所述第二赋值电路的受控端，所述第十开关管的第一端为所述第二赋值电路的电源端，所述第十开关管的第二端为所述第二赋值电路的输出端。

8.如权利要求4所述的芯片电路，其特征在于，所述第一开关管和第三开关管为P型MOS管/PNP三极管，第二开关管和第四开关管为N型MOS管/NPN三极管。

9.如权利要求5所述的芯片电路，其特征在于，第五开关管和第七开关管为P型MOS管/PNP三极管,第六开关管和第八开关管为N型MOS管/NPN三极管。

10.一种芯片，其特征在于，所述芯片包括如权利要求1-9任一项所述的芯片电路。

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