CN210776674U - 一种fpga加速卡 - Google Patents

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Abstract

本实用新型涉及计算机运算技术领域，提供了一种FPGA加速卡，包括芯片单元、连接器、内存单元、程序存储单元、调试接口单元以及电源电路；芯片单元包括至少一个FPGA芯片，FPGA芯片为Xilinx FPGA芯片；连接器与FPGA芯片连接；内存单元与FPGA芯片连接；程序储存单元与FPGA芯片连接；调试接口单元与FPGA芯片连接；电源电路与芯片单元、内存单元以及程序储存单元均连接。采用Xilinx FPGA芯片，其在具备高性能计算能力的同时，具有较低的功耗，从而可以有效降低FPGA加速卡的整体功耗；Xilinx FPGA芯片的整体尺寸小，有助于FPGA加速卡的小型化，使得FPGA加速卡可以部署于各种服务器中，具有非常广泛的应用场景。

Description

一种FPGA加速卡
技术领域
本实用新型涉及计算机运算技术领域，更具体地说，是涉及一种FPGA加速卡。
背景技术
随着编码解码、数据压缩和存储、加密等运算越来越复杂，联网设备及其产生的数据量日益增加，数据从联网设备到达数据中心的速度在不断加快，需要处理器的处理能力越来越高。传统处理器本身已无法满足高性能计算(HPC)应用软件的性能需求，导致需求和性能之间出现缺口，采用专用处理器来扩展处理器是解决性能瓶颈的一种可靠途径。FPGA(Field Programmable Gate Array，现场可编程门阵列)作为协处理器设计的基础，各种工作负载都可以得到增强，从而适应不断增加的数据，满足最新的数据分析需求。
FPGA可通过与工作负载(例如数据压缩、数据加密、数据脱敏、基因测序、人工智能、机器学习、图片处理、视频编码等)完全匹配的数据路径完成动态再编程，这种通用性有助于提供更快的处理功能，以及能效更高、延迟更低的服务，从而帮助用户降低总体拥有成本，最大限度地提高计算能力。
然而，目前的FPGA加速卡在提高计算能力的同时，其功耗也会增大，导致整体能耗开销巨大。
实用新型内容
本实用新型的目的在于提供一种FPGA加速卡，以解决现有技术中存在的FPGA加速卡功耗高导致能耗开销巨大的技术问题。
为实现上述目的，本实用新型采用的技术方案是：提供一种FPGA加速卡，包括：
芯片单元，所述芯片单元包括至少一个FPGA芯片，所述FPGA芯片为Xilinx FPGA芯片；
连接器，与所述FPGA芯片连接；
内存单元，与所述FPGA芯片连接；
程序储存单元，与所述FPGA芯片连接；
调试接口单元，与所述FPGA芯片连接；
电源电路，与所述FPGA芯片、所述内存单元以及所述程序储存单元相连接。
在一个实施例中，所述FPGA加速卡的长度为45毫米～167.65毫米，所述FPGA加速卡的高度为45毫米～68.9毫米。
在一个实施例中，所述连接器包括供电信号引脚、通信信号引脚以及辅助信号引脚；
所述通信信号引脚以及所述辅助信号引脚均与所述FPGA芯片连接；
所述供电信号引脚与所述电源电路连接。
在一个实施例中，所述内存单元包括至少两个内存芯片，每个所述内存芯片包括至少两个DDR4内存颗粒；
所述内存芯片与所述FPGA芯片的高性能接口块连接。
在一个实施例中，每个所述内存芯片至少包括5个所述DDR4内存颗粒。
在一个实施例中，所述程序储存单元包括至少两个QSPI Flash芯片，所述至少两个QSPI Flash芯片均与所述FPGA芯片连接。
在一个实施例中，所述调试接口单元包括至少一组JTAG调试接口，所述JTAG调试接口通过电平转换芯片与所述FPGA芯片连接。
在一个实施例中，所述FPGA加速卡还包括时钟单元，所述时钟单元包括第一时钟芯片、第二时钟芯片以及第三时钟芯片；
所述第一时钟芯片与所述FPGA芯片连接；
所述第二时钟芯片与所述FPGA芯片连接；
所述第三时钟芯片与所述FPGA芯片连接；
所述电源电路与所述第一时钟芯片、第二时钟芯片以及第三时钟芯片均连接。
在一个实施例中，所述第一时钟芯片为100MHz差分晶振；
所述第二时钟芯片为90MHz单端晶振；
所述第三时钟芯片为50MHz单端晶振。
在一个实施例中，所述FPGA加速卡还包括电源指示灯，所述电源指示灯与所述电源电路连接；
和/或，所述FPGA加速卡还包括状态指示灯，所述状态指示灯与所述FPGA芯片连接，且与所述电源电路连接。
本实用新型提供的FPGA加速卡的有益效果至少在于：
(1)FPGA加速卡采用Xilinx FPGA芯片，其在具备高性能计算能力的同时，具有较低的功耗，从而可以有效降低FPGA加速卡的整体功耗，可以提供大数据分析、人工智能、基因组、视频转码、金融交易等多种类型的硬件加速业务，用高能效比加速用户的数据中心。
(2)由于Xilinx FPGA芯片还支持PCIe Gen3x8接口，可实现PCIe在线部分可重构，能够在不重启服务器的情况下快速切换业务逻辑，从而使得FPGA加速卡可以根据应用工作负载的加速需求，在线动态重新配置FPGA。
(3)由于Xilinx FPGA芯片的整体尺寸小，有助于采用该FPGA芯片的FPGA加速卡的小型化，使得FPGA加速卡可以部署于各种服务器中，具有非常广泛的应用场景。
附图说明
为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型实施例提供的FPGA加速卡的结构示意图；
图2为本实用新型实施例提供的FPGA加速卡的一种具体结构示意图。
其中，图中各附图标记：
10 芯片单元
20 连接器 201 供电信号引脚
202 通信信号引脚 203 辅助信号引脚
30 内存单元 301 内存芯片
40 程序存储单元 401 QSPIFlash芯片
50 调试接口单元 501 JTAG调试接口
502 电平转换芯片 60 电源电路
70 时钟单元 701 第一时钟芯片
702 第二时钟芯片 703 第三时钟芯片
80 电源指示灯 90 状态指示灯
具体实施方式
为了使本实用新型所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
需要说明的是，当部件被称为“固定于”或“设置于”另一个部件，它可以直接或者间接位于该另一个部件上。当一个部件被称为“连接于”另一个部件，它可以是直接或者间接连接至该另一个部件上。术语“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置为基于附图所示的方位或位置，仅是为了便于描述，不能理解为对本技术方案的限制。术语“第一”、“第二”仅用于便于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明技术特征的数量。“多个”的含义是两个或两个以上，除非另有明确具体的限定。
请参阅图1，本实施例的提供了一种FPGA加速卡，包括芯片单元10、连接器20、内存单元30、程序存储单元40、调试接口单元50以及电源电路60。其中，芯片单元10包括至少一个FPGA芯片，FPGA芯片为Xilinx FPGA芯片，可以满足比较复杂、高性能的加速算法实现，同时其功耗较低，从而可以降低FPGA整体的功耗。连接器20与FPGA芯片连接，用于将FPGA芯片连接至主板，例如包括x86主处理器的主板。内存单元30与FPGA芯片连接，用于运行可执行程序。程序储存单元40与FPGA芯片连接，用于存储FPGA芯片的可执行程序。调试接口单元50与FPGA芯片连接，至少用于将FPGA芯片的可执行程序烧录至程序存储单元40以及对可执行程序进行调试。电源电路60与芯片单元10、内存单元30以及程序储存单元40均连接(图中未示出)，用于将外部供电电压分别转换为FPGA加速卡中其他各部件所需要的供电电压，从而实现对各部件进行供电，例如可以将外部供电电压分别转换为芯片单元10、内存单元30以及程序储存单元40所需要的供电电压。
应当理解的是，FPGA加速卡中还可以包括其他未示出的部件，并不仅限于上述的部件，当其他部件需要供电时，电源电路60也可以将供电电压转换后为其供电。FPGA芯片的数量可以根据需要进行设置，例如可以为一个，也可以为两个甚至更多个，此处不做限制。
请参阅图2，在一个实施例中，Xilinx FPGA芯片可以是Xilinx KintexUltraScale系列FPGA芯片，采用20nm工艺制程，FPGA芯片的型号可以是XCKU115，其长度和高度均不超过45mm(毫米)，整体体积小，从而有助于缩小采用该FPGA芯片的FPGA加速卡的体积，使得FPGA加速卡可以部署于各种服务器中，具有非常广泛的应用环境以及良好的应用前景。FPGA芯片的逻辑资源为660K LUTs，包括5500个DSP(Digital Signal Processing，数字信号处理技术)资源，75MB存储资源，可以满足比较复杂、高性能的加速算法实现，同时其功耗较低，从而可以降低FPGA整体的功耗(整板功耗可以严格控制在75W以内)。另外，该FPGA芯片还支持PCIe(Peripheral Component Interconnect express，一种高速串行计算机扩展总线标准)Gen3 x8接口，可实现PCIe在线部分可重构，能够在不重启服务器的情况下快速切换业务逻辑。
本实施例提供的FPGA加速卡的有益效果至少在于：
(1)FPGA加速卡采用Xilinx FPGA芯片，其在具备高性能计算能力的同时，具有较低的功耗，从而可以有效降低FPGA加速卡的整体功耗，可以提供大数据分析、人工智能、基因组、视频转码、金融交易等多种类型的硬件加速业务，用高能效比加速用户的数据中心。
(2)由于Xilinx FPGA芯片还支持PCIe Gen3 x8接口，可实现PCIe在线部分可重构，能够在不重启服务器的情况下快速切换业务逻辑，从而使得FPGA加速卡可以根据应用工作负载的加速需求，在线动态重新配置FPGA。
(3)由于Xilinx FPGA芯片的整体尺寸小，有助于采用该FPGA芯片的FPGA加速卡的小型化，使得FPGA加速卡可以部署于各种服务器中，具有非常广泛的应用场景。
在一个实施例中，FPGA加速卡采用半高半长PCIe外插卡设计，其长度为45毫米～167.65毫米，高度为45毫米～68.9毫米，从而有助于FPGA加速卡尺寸的小型化，可广泛应用于多种硬件加速业务中。
请参阅图1，在一个实施例中，连接器20为金手指连接器，包括供电信号引脚201、通信信号引脚202以及辅助信号引脚203，其中通信信号引脚202以及辅助信号引脚203均与FPGA芯片连接，供电信号引脚201与电源电路60连接。在本实施例中，供电信号引脚201为12V供电信号引脚，其用于与外部电源连接，从而使得电源电路60与外部电源连通。可以理解的是，FPGA加速卡中各个部件的工作电压并不一定完全相同，因此外部电源无法直接为各个部件供电，通过电源电路60的转换，从而可以将输入电压转换为各个部件所需要的电压，实现对各个部件的供电。通信信号引脚202为PCIe信号引脚，其数量可以根据需要进行设置(例如可以为8个)，FPGA芯片通过PCIe信号引脚与外部主板连接，FPGA芯片可以借此实现PCIe通信功能，双向通信带宽可以达到16GB/S。
请参阅图1，在一个实施例中，内存单元30包括至少两个内存芯片301，每个内存芯片301包括至少两个DDR4内存颗粒，内存芯片301与FPGA芯片的高性能接口块(HP Bank)连接。内存芯片301的数量可以根据需要进行设置。请参阅图2，在本实施例中，内存芯片301的数量为两个，从而组成双通道内存；内存芯片301可采用Micron MT40A512M16HA-083E，每个内存芯片301的容量是8GB，数据速率可达到2400MT/S。当然，在其他实施例中，内存芯片也可以为其他型号，并不仅限于上述的情形。
进一步地，内存芯片301所包含的内存颗粒数也可以根据需要进行设置。例如，在本实施例中，每个内存芯片301至少包括5个DDR4内存颗粒，单个内存颗粒的数据位宽为16bit，其中4个DDR4内存颗粒组成64bit数据位宽的内存扩展，另外一颗用于错误检查和纠正(Error Checking and Correcting，简写为ECC)。此时，本实施例提供的FPGA芯片访问双通道内存的带宽可以达到38.4GB/S。
请参阅图1，在一个实施例中，程序储存单元40包括至少两个QSPI Flash芯片401，其均与FPGA芯片的专用配置管教连接。两个QSPI Flash芯片401组成双通道SPI Flash，用于烧录FPGA芯片的可执行程序。请参阅图2，在本实施例中，QSPI Flash芯片401采用MicronMT25QU256，单个QSPI Flash芯片401的容量为256MB，SPI时钟可达90MHz；FPGA芯片采用Master SPI Dual Quad(x8)配置模式，结合使用外部主配置时钟(External MasterConfiguration Clock，简写为EMCCLK)，FPGA程序加载速度可以达到90MB/S。
请参阅图1，在一个实施例中，调试接口单元50包括至少一组JTAG调试接口501以及电平转换芯片502，其中JTAG调试接口501通过电平转换芯片502与FPGA芯片的JTAG专用接口连接。JTAG(Joint Test Action Group，联合测试工作组)是一种国际标准测试协议(IEEE 1149.1兼容)，主要用于芯片内部测试。通过JTAG调试接口501，可以将FPGA芯片的可执行程序烧录到QSPI Flash芯片401中，同时也可以对FPGA芯片的可执行程序进行调试。
请参阅图1，在一个实施例中，FPGA加速卡还包括时钟单元70，时钟单元70包括第一时钟芯片701、第二时钟芯片702以及第三时钟芯片703。其中，第一时钟芯片701与FPGA芯片的时钟输入管脚连接，用作内存单元20的参考时钟；第二时钟芯片702与FPGA芯片的时钟输入管脚连接，用于为外部主配置时钟提供时钟信号；第三时钟芯片703与FPGA芯片的时钟输入管脚连接，用作FPGA芯片的全局时钟。电源电路60与第一时钟芯片701、第二时钟芯片702以及第三时钟芯片703均连接，从而可以为第一时钟芯片701、第二时钟芯片702以及第三时钟芯片703供电。
请参阅图2，在本实施例中，第一时钟芯片701为100MHz差分晶振，其数量与内存芯片21的数量相适应，分别对应一个内存芯片21；第二时钟芯片702为90MHz单端晶振，从而可以为外部主配置时钟提供时钟信号；第三时钟芯片703为50MHz单端晶振，从而可以用作FPGA芯片的全局时钟。当然，在其他实施例中，时钟单元70中的各时钟芯片也可以为其他形式，并不仅限于上述的情形。
请参阅图1，在一个实施例中，为了对FPGA加速卡的供电状况进行指示，FPGA加速卡还包括电源指示灯80，电源指示灯80与电源电路60连接，电源指示灯80包括至少一个LED，当供电状况发生改变时，该LED的发光状态和/或发光颜色会相应发生改变(例如LED的颜色发生变化，或者LED的发光状态发生变化，或者LED的颜色和状态均发生变化)。
请参阅图1，为了对FPGA加速卡的调试状态进行指示，FPGA加速卡还包括状态指示灯90，状态指示灯90与FPGA芯片连接，且与电源电路60连接。状态指示灯90包括至少一个LED，当调试状态发生改变时，该LED的发光状态和/或发光颜色会相应发生改变(例如LED的颜色发生变化，或者LED的发光状态发生变化，或者LED的颜色和状态均发生变化)。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种FPGA加速卡，其特征在于，包括：
芯片单元，所述芯片单元包括至少一个FPGA芯片，所述FPGA芯片为Xilinx FPGA芯片；
连接器，与所述FPGA芯片连接；
内存单元，与所述FPGA芯片连接；
程序储存单元，与所述FPGA芯片连接；
调试接口单元，与所述FPGA芯片连接；
电源电路，与所述FPGA芯片、所述内存单元以及所述程序储存单元相连接。
2.如权利要求1所述的FPGA加速卡，其特征在于，所述FPGA加速卡的长度为45毫米～167.65毫米，所述FPGA加速卡的高度为45毫米～68.9毫米。
3.如权利要求1所述的FPGA加速卡，其特征在于，所述连接器包括供电信号引脚、通信信号引脚以及辅助信号引脚；
所述通信信号引脚以及所述辅助信号引脚均与所述FPGA芯片连接；
所述供电信号引脚与所述电源电路连接。
4.如权利要求1所述的FPGA加速卡，其特征在于，所述内存单元包括至少两个内存芯片，每个所述内存芯片包括至少两个DDR4内存颗粒；
所述内存芯片与所述FPGA芯片的高性能接口块连接。
5.如权利要求4所述的FPGA加速卡，其特征在于，每个所述内存芯片至少包括5个所述DDR4内存颗粒。
6.如权利要求1所述的FPGA加速卡，其特征在于，所述程序储存单元包括至少两个QSPIFlash芯片，所述至少两个QSPI Flash芯片均与所述FPGA芯片连接。
7.如权利要求1所述的FPGA加速卡，其特征在于，所述调试接口单元包括至少一组JTAG调试接口，所述JTAG调试接口通过电平转换芯片与所述FPGA芯片连接。
8.如权利要求1所述的FPGA加速卡，其特征在于，所述FPGA加速卡还包括时钟单元，所述时钟单元包括第一时钟芯片、第二时钟芯片以及第三时钟芯片；
所述第一时钟芯片与所述FPGA芯片连接；
所述第二时钟芯片与所述FPGA芯片连接；
所述第三时钟芯片与所述FPGA芯片连接；
所述电源电路与所述第一时钟芯片、第二时钟芯片以及第三时钟芯片均连接。
9.如权利要求8所述的FPGA加速卡，其特征在于，所述第一时钟芯片为100MHz差分晶振；
所述第二时钟芯片为90MHz单端晶振；
所述第三时钟芯片为50MHz单端晶振。
10.如权利要求1～9任一项所述的FPGA加速卡，其特征在于，所述FPGA加速卡还包括电源指示灯，所述电源指示灯与所述电源电路连接；
和/或，所述FPGA加速卡还包括状态指示灯，所述状态指示灯与所述FPGA芯片连接，且与所述电源电路连接。
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* Cited by examiner, † Cited by third party
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CN111884952A (zh) * 2020-07-06 2020-11-03 华东师范大学 一种基于fpga的多通道计算加速设备

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