CN114356835A - 一种基于嵌入式多核cpu和高速fpga的卫星基带信号处理系统 - Google Patents

一种基于嵌入式多核cpu和高速fpga的卫星基带信号处理系统 Download PDF

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高潇毅
张栋钦
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Abstract

本发明提出了一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，设置了多核PowerPC计算机架构的CPU协议处理模块和进行FPGA高速卫星基带信号处理的高速基带处理FPGA模块，利用多核PowerPC处理器强大的运算、控制能力，丰富的对外接口，集合高速的FPGA信号采集回访系统，在提供高性能嵌入式计算机信息处理功能的同时，还具备对高速的基带信号的采集处理和回放的能力。

Description

一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理 系统
技术领域
本发明属于计算机信息处理技术领域，具体地说，涉及一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统。
背景技术
在卫星基带信号处理系统进行信息处理的过程中，需要接收来自外部的中频基带信号进行基带算法处理，并将处理后的数据输出到嵌入式多核PowerPC计算机。经过嵌入式PowerPC计算机的高速协议解析处理后，输出到路由基带设备。实现用户链路空口调制/解调、编解码、VCM/ACM自适应和多用户接入管理等功能。在需要高性能要求的场合，除了需要基带处理FPGA具备较强的运算能力和控制能力外，常常还要求嵌入式PowerPC计算机具备高速数据传输能力，可以高速从外部设备获取需要处理的数据信息，并在快速完成数据的处理后，通过高速数据传输通道，将信息发送到目标设备。
传统的卫星基带信号处理系统的CPU通常采用专用的异构架构处理器，利用EDAC总线接口进行板间数据传输，其缺点在于处理器性能受限，无法满足高性能的处理要求；同时总线接口带宽具有一定限制，无法满足基带处理数据的高速传输的要求。在此基础上，为了提高性能和稳定性，部分嵌入式计算机信息处理系统采用多核PowerPC计算机架构，在单核性能上相比专用的异构架构处理器有明显提升，并且依据多核PowerPC计算机架构，可实现性能更高数据传输和处理性能。
传统的FPGA信号采集系统，已经无法满足采集基带信号和基带信号回放日益增加的频率和带宽的需求。需要更快更高速的采集、回放、通信接口。
发明内容
本发明针对现有技术的上述缺陷和需求，提出了一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，设置了多核PowerPC计算机架构的CPU协议处理模块和进行FPGA高速卫星基带信号处理的高速基带处理FPGA模块，利用多核PowerPC处理器强大的运算、控制能力，丰富的对外接口，集合高速的FPGA信号采集回访系统，在提供高性能嵌入式计算机信息处理功能的同时，还具备对高速的基带信号的采集处理和回放的能力。
本发明具体实现内容如下：
本发明提出了一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，包括CPU协议处理模块和高速基带处理FPGA模块、VPX连接器和J30J连接器；
所述CPU协议处理模块包括多核的CPU中央处理单元、管控FPGA单元、CPU RS422接收单元、CPU RS422发送单元和第一Buffer单元；
所述高速基带处理FPGA模块包括FPGA刷新芯片、基带处理FPGA单元、ADC采集单元、DAC回放单元、FPGA RS422接收单元、FPGA RS422发送单元、第二Buffer单元和第三Buffer单元；
所述FPGA刷新芯片、ADC采集单元、DAC回放单元、FPGA RS422接收单元和FPGARS422发送单元都分别与基带处理FPGA单元连接；
所述基带处理FPGA单元通过第三Buffer单元、FPGA RS422接收单元和FPGA RS422发送单元与所述J30J连接器连接；
所述基带处理FPGA单元通过所述FPGA刷新芯片与所述CPU协议处理模块的管控FPGA单元连接，并通过管控FPGA单元与所述CPU中央处理单元连接；
所述基带处理FPGA单元和VPX连接器分别通过设置在两者间的第一SRIO链路单元、业务波束通道进行数据信号通信连接；基带处理FPGA单元通过第二Buffer单元与VPX连接器进行PPSTTL接口和AGC控制CMOS接口之间的数据信号通信连接；
所述CPU中央处理单元与所述基带处理FPGA单元之间还设置有PCIE链路单元；所述CPU中央处理单元与所述基带处理FPGA单元通过PCIE链路单元连接，且还通过UART串口、GPIO接口和外部中断接口进行数据信号传输连接；
所述CPU中央处理单元与VPX连接器通过设置在两者间的UART串口、第二SRIO链路单元、MDIO接口和SGMII接口进行数据信号通信连接；所述CPU中央处理单元还与VPX连接器通过第一Buffer单元、FPGA RS422接收单元和FPGA RS422发送单元进行数据通信连接。
为了更好地实现本发明，进一步地，所述CPU中央处理单元上还搭接有DDR3存储单元。
为了更好地实现本发明，进一步地，所述基带处理FPGA单元上还搭接有DDR2存储单元。
为了更好地实现本发明，进一步地，所述CPU中央处理单元采用T2080NXN8PTB芯片。
为了更好地实现本发明，进一步地，所述基带处理FPGA单元采用JFM7VX690T36-AS芯片。
为了更好地实现本发明，进一步地，所述FPGA刷新芯片采用JFMRS01RH芯片。
为了更好地实现本发明，进一步地，所述管控FPGA单元采用A3P1000-FG256I芯片或 AX500-CQ352I芯片。
为了更好地实现本发明，进一步地，所述ADC采集单元包括相互连接的前置调理电路和ADC采集芯片；
所述前置调理电路包括接口J7、电容C229、芯片U39、电容C240、电容C226、电阻R417、电阻R414、电阻R413、电阻R416、电阻R420、电阻R418、电阻R411、电阻R421、电阻R419、电容C243、电容C219、电容C214、电容C228；所述芯片U39的型号为BAL-0006SMG；
所述接口J7与电容C229连接后搭接在所述芯片U39的输入端；所述电阻R411接地后搭接在所述接口J7和电容C229之间；
所述电容C240、电阻R417、电阻R416、电阻R420依次连接，且所述电容C240的输入端与所述芯片U39的第一输出端连接，所述电阻R420的输出端与所述ADC采集芯片连接；
所述电容C228、电阻R414、电阻R413、电阻R418依次连接，且所述电容C228的输入端与所述芯片U39的第二输出端连接，所述电阻R418的输出端与所述ADC采集芯片连接；
所述电阻R421与接地的电容C243连接后搭接在电阻R417、电阻R416之间；
所述电阻R419与接地的电容C243连接后搭接在电阻R414、电阻R413之间；
所述电容C219接地后搭接在电阻R416、电阻R420之间；
所述电容C214接地后搭接在电阻R413、电阻R418之间；
所述电容C228一端搭接在电阻R416、电阻R420之间，另一端搭接在电阻R413、电阻R418之间。
所述ADC采集芯片采用AD9689BBPZ-2000芯片，且所述电阻R420的输出端与所述ADC采集芯片的F14号VIN+A接线端连接；所述电阻R418的输出端与所述ADC采集芯片的E14号VIN-A接线端连接。
为了更好地实现本发明，进一步地，所述DAC回放单元包括依次连接的前置信号处理电路和DAC回放芯片，所述前置信号处理电路为滤波器结构，所述DAC回放芯片采用B9739PB芯片。
为了更好地实现本发明，进一步地，在所述管控FPGA上搭接有第一主启动Flash单元、第一备启动Flash单元和参数Flash单元；在所述FPGA刷新芯片上搭接有第二主启动Flash单元、第二备启动Flash单元。
本发明与现有技术相比具有以下优点及有益效果：
本发明设计使用嵌入式多核PowerPC处理器，具备强大的处理、控制和通信功能，性能大大领先于普通的嵌入式计算机信息处理系统。同时利用多核PowerPC处理器+FPGA高速数据采集、回访技术组建的高速卫星基带信号处理系统，不仅对内提供高带宽、高速率的高频高带宽的基带信号采集功能，同时还对外提供板间数据通信的高带宽、高速率总线通道。
附图说明
图1为本发明的模块连接框图；
图2为本发明的第一主启动Flash单元的电路原理示意图；
图3为本发明的CPU中央处理单元的电路原理示意图；
图4为本发明的DDR3单元的电路原理示意图；
图5为本发明的SRIO链路的电路原理示意图；
图6为本发明的PCIE链路的电路原理示意图；
图7为本发明的ADC采集单元的前置调理电路的电路原理示意图；
图8为本发明的ADC采集单元的ADC采集芯片的第一部分的电路原理示意图；
图9为本发明的DAC回放单元的前置信号处理电路的电路原理示意图；
图10为本发明的DAC回放单元的DAC回放芯片的第一部分的电路原理示意图；
图11为本发明的第一备启动Flash单元的电路原理示意图；
图12为本发明的参数Flash单元的电路原理示意图；
图13为本发明的ADC采集单元的ADC采集芯片的第二部分的电路原理示意图；
图14为本发明的ADC采集单元的ADC采集芯片的第三部分的电路原理示意图；
图15为本发明的DAC回放单元的DAC回放芯片的第二部分的电路原理示意图。
具体实施方式
为了更清楚地说明本发明实施例的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本发明中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例1：
本实施例提出了一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，如图1、图3、图4、图5、图6所示，包括CPU协议处理模块和高速基带处理FPGA模块、VPX连接器和J30J连接器；
所述CPU协议处理模块包括多核的CPU中央处理单元、管控FPGA单元、CPU RS422接收单元、CPU RS422发送单元和第一Buffer单元；
所述高速基带处理FPGA模块包括FPGA刷新芯片、基带处理FPGA单元、ADC采集单元、DAC回放单元、FPGA RS422接收单元、FPGA RS422发送单元、第二Buffer单元和第三Buffer单元；
所述FPGA刷新芯片、ADC采集单元、DAC回放单元、FPGA RS422接收单元和FPGARS422发送单元都分别与基带处理FPGA单元连接；
所述基带处理FPGA单元通过第三Buffer单元、FPGA RS422接收单元和FPGA RS422发送单元与所述J30J连接器连接；
所述基带处理FPGA单元通过所述FPGA刷新芯片与所述CPU协议处理模块的管控FPGA单元连接，并通过管控FPGA单元与所述CPU中央处理单元连接；
所述基带处理FPGA单元和VPX连接器分别通过设置在两者间的第一SRIO链路单元、业务波束通道进行数据信号通信连接；基带处理FPGA单元通过第二Buffer单元与VPX连接器进行PPSTTL接口和AGC控制CMOS接口之间的数据信号通信连接；
所述CPU中央处理单元与所述基带处理FPGA单元之间还设置有PCIE链路单元；所述CPU中央处理单元与所述基带处理FPGA单元通过PCIE链路单元连接，且还通过UART串口、GPIO接口和外部中断接口进行数据信号传输连接；
所述CPU中央处理单元与VPX连接器通过设置在两者间的UART串口、第二SRIO链路单元、MDIO接口和SGMII接口进行数据信号通信连接；所述CPU中央处理单元还与VPX连接器通过第一Buffer单元、FPGA RS422接收单元和FPGA RS422发送单元进行数据通信连接；
所述CPU中央处理单元上还搭接有DDR3存储单元；
所述基带处理FPGA单元上还搭接有DDR2存储单元；
所述CPU中央处理单元采用T2080NXN8PTB芯片；
所述基带处理FPGA单元采用JFM7VX690T36-AS芯片。
工作原理：本发明基于先进制程、高性能的SRAM型FPGA可编程逻辑芯片JFM7VX690T36-N，具有693120逻辑单元、高达52920Kb BRAM块、3600 DSP片、80个13.1GTH高速串行接口。支持PCIE3.0硬核、SRIO软核、JESD204B采集接口。提供基带信号处理系统的信号采集、回访、基带信号处理功能，并与多核PowerPC处理器进行可靠、高速的数据交互。
本发明基于多核PowerPC处理器架构的T2080四核处理器，该处理器包含4个高性能PowerPC架构e6500内核，每个内核具备32K字节的一级指令缓存和32K字节的一级数据缓存，处理器集成了2MB字节的二级缓存，同时，还具备4路串口、4路I2C、SPI、SDXC、2路USB、通用并口等低速口。高速口最多可支持4路10G万兆网、4路SGMII千兆网、4路PCIE、2路SRIO、2路SATA和1路Aurora接口。该处理器为基带信号处理系统提供强大的协议解析运算能力和丰富的外设接口。
设计采用T2080的SRIO Port1和Port2端口作为高速数据传输通道，用作与外部设备的高速数据交换。
设计采用T2080的PCIE 4X端口作为高速数据传输通道，FPGA采集回放系统进行高速数据交换。
本发明所设计的利用多核PowerPC处理器+FPGA高速数据采集、回访技术组建的高速卫星基带信号处理系统，不仅对内提供高带宽、高速率的高频高带宽的基带信号采集功能，同时还对外提供板间数据通信的高带宽、高速率总线通道。
实施例2：
本实施例在上述实施例1的基础上，为了更好地实现本发明，进一步地，如图1、图2、图11、图12所示，在所述管控FPGA上搭接有第一主启动Flash单元、第一备启动Flash单元和参数Flash单元；在所述FPGA刷新芯片上搭接有第二主启动Flash单元、第二备启动Flash单元。
工作原理：设计采用256M字节的NOR FLASH，挂载到T2080处理器的LocalBus总线，作为系统存储空间，可用作存储应用程序和用户数据；
设计采用2GB，64bit DDR3存储器，挂载到T2080 DDR3控制器接口，作为系统运行内存使用，提供软件的执行空间。
本实施例的其他部分与上述实施例1相同，故不再赘述。
实施例3：
本实施例在上述实施例1-2任一项的基础上，为更好的实现本发明，进一步的，对FPGA高速采集、回访系统进行了以下设计：
1)设计采用AD9689作为高速采集芯片，通过SPI接口配置芯片的工作模式，配置JESD204B模式为8x，线速率为4.9152Gbps；
2)设计采用B9739RB作为高速回放芯片，通过SPI接口配置芯片的工作模式，配置LVDS DDR模式为28x，线速率为245.76Mbps；
3)设计采用刷新芯片JFMRS01RH挂载2个256M nor flash实现V7 FPGA的在线重构及定时刷新功能。
设计采用FPGA的HP IO挂载2Gb 3D DDR2实现V7 FPGA的高速数据缓存功能。
本实施例的其他部分与上述实施例1-2任一项相同，故不再赘述。
实施例4：
本实施例在上述实施例1-3任一项的基础上，给出具体的操作方式举例：
（1）基于NOR FLASH引导PowerPC，在上电后，PowerPC自动读取存放于NOR FLASH中的BootLoader镜像并引导PowerPC进入预设定状态，通过CMD Line可进行参数配置和调试。
（2）PowerPC引导至CMD Line后，通过参数配置，可使用以太网络启动操作系统进行调试；调试完成后，将调试好的镜像文件写入NOR FLASH，再通过修改CMD Line参数，配置模块从NOR FLASH启动，实现程序的固化。
（3）PowerPC启动操作系统后，通过PCIE 4x端口，读取和写入FPGA采集、回放系统经过基带处理的高速采集和回放数据。
（4）PowerPC启动操作系统后，以及读取到用户基带处理数据后，通过2路SRIO 1x端口，实现PowerPC处理器以及与外部设备的高速数据交换。
（5）PowerPC启动操作系统后，以及读取到用户基带处理数据后，通过2路SRIO 1x端口，实现PowerPC处理器以及与外部设备的高门铃高速传输。
本实施例的其他部分与上述实施例1-3任一项相同，故不再赘述。
实施例5：
本实施例在上述实施例1-4任一项的基础上，如图7、图8、图13、图14所示，所述ADC采集单元包括相互连接的前置调理电路和ADC采集芯片；
所述前置调理电路包括接口J7、电容C229、芯片U39、电容C240、电容C226、电阻R417、电阻R414、电阻R413、电阻R416、电阻R420、电阻R418、电阻R411、电阻R421、电阻R419、电容C243、电容C219、电容C214、电容C228；所述芯片U39的型号为BAL-0006SMG；
所述接口J7与电容C229连接后搭接在所述芯片U39的输入端；所述电阻R411接地后搭接在所述接口J7和电容C229之间；
所述电容C240、电阻R417、电阻R416、电阻R420依次连接，且所述电容C240的输入端与所述芯片U39的第一输出端连接，所述电阻R420的输出端与所述ADC采集芯片连接；
所述电容C228、电阻R414、电阻R413、电阻R418依次连接，且所述电容C228的输入端与所述芯片U39的第二输出端连接，所述电阻R418的输出端与所述ADC采集芯片连接；
所述电阻R421与接地的电容C243连接后搭接在电阻R417、电阻R416之间；
所述电阻R419与接地的电容C243连接后搭接在电阻R414、电阻R413之间；
所述电容C219接地后搭接在电阻R416、电阻R420之间；
所述电容C214接地后搭接在电阻R413、电阻R418之间；
所述电容C228一端搭接在电阻R416、电阻R420之间，另一端搭接在电阻R413、电阻R418之间。
所述ADC采集芯片采用AD9689BBPZ-2000芯片，且所述电阻R420的输出端与所述ADC采集芯片的F14号VIN+A接线端连接；所述电阻R418的输出端与所述ADC采集芯片的E14号VIN-A接线端连接。
本实施例的其他部分与上述实施例1-4任一项相同，故不再赘述。
实施例6：
本实施例在上述实施例1-5任一项的基础上，如图9、图10、图15所示，所述DAC回放单元包括依次连接的前置信号处理电路和DAC回放芯片，所述前置信号处理电路为滤波器结构，所述DAC回放芯片采用B9739PB芯片。
本实施例的其他部分与上述实施例1-5任一项相同，故不再赘述。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (10)

1.一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，包括CPU协议处理模块和高速基带处理FPGA模块、VPX连接器和J30J连接器；
所述CPU协议处理模块包括多核的CPU中央处理单元、管控FPGA单元、CPU RS422接收单元、CPU RS422发送单元和第一Buffer单元；
所述高速基带处理FPGA模块包括FPGA刷新芯片、基带处理FPGA单元、ADC采集单元、DAC回放单元、FPGA RS422接收单元、FPGA RS422发送单元、第二Buffer单元和第三Buffer单元；
所述FPGA刷新芯片、ADC采集单元、DAC回放单元、FPGA RS422接收单元和FPGA RS422发送单元都分别与基带处理FPGA单元连接；
所述基带处理FPGA单元通过第三Buffer单元、FPGA RS422接收单元和FPGA RS422发送单元与所述J30J连接器连接；
所述基带处理FPGA单元通过所述FPGA刷新芯片与所述CPU协议处理模块的管控FPGA单元连接，并通过管控FPGA单元与所述CPU中央处理单元连接；
所述基带处理FPGA单元和VPX连接器分别通过设置在两者间的第一SRIO链路单元、业务波束通道进行数据信号通信连接；基带处理FPGA单元通过第二Buffer单元与VPX连接器进行PPSTTL接口和AGC控制CMOS接口之间的数据信号通信连接；
所述CPU中央处理单元与所述基带处理FPGA单元之间还设置有PCIE链路单元；所述CPU中央处理单元与所述基带处理FPGA单元通过PCIE链路单元连接，且还通过UART串口、GPIO接口和外部中断接口进行数据信号传输连接；
所述CPU中央处理单元与VPX连接器通过设置在两者间的UART串口、第二SRIO链路单元、MDIO接口和SGMII接口进行数据信号通信连接；所述CPU中央处理单元还与VPX连接器通过第一Buffer单元、FPGA RS422接收单元和FPGA RS422发送单元进行数据通信连接。
2.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，所述ADC采集单元包括相互连接的前置调理电路和ADC采集芯片；
所述前置调理电路包括接口J7、电容C229、芯片U39、电容C240、电容C226、电阻R417、电阻R414、电阻R413、电阻R416、电阻R420、电阻R418、电阻R411、电阻R421、电阻R419、电容C243、电容C219、电容C214、电容C228；所述芯片U39的型号为BAL-0006SMG；
所述接口J7与电容C229连接后搭接在所述芯片U39的输入端；所述电阻R411接地后搭接在所述接口J7和电容C229之间；
所述电容C240、电阻R417、电阻R416、电阻R420依次连接，且所述电容C240的输入端与所述芯片U39的第一输出端连接，所述电阻R420的输出端与所述ADC采集芯片连接；
所述电容C228、电阻R414、电阻R413、电阻R418依次连接，且所述电容C228的输入端与所述芯片U39的第二输出端连接，所述电阻R418的输出端与所述ADC采集芯片连接；
所述电阻R421与接地的电容C243连接后搭接在电阻R417、电阻R416之间；
所述电阻R419与接地的电容C243连接后搭接在电阻R414、电阻R413之间；
所述电容C219接地后搭接在电阻R416、电阻R420之间；
所述电容C214接地后搭接在电阻R413、电阻R418之间；
所述电容C228一端搭接在电阻R416、电阻R420之间，另一端搭接在电阻R413、电阻R418之间；
所述ADC采集芯片采用AD9689BBPZ-2000芯片，且所述电阻R420的输出端与所述ADC采集芯片的F14号VIN+A接线端连接；所述电阻R418的输出端与所述ADC采集芯片的E14号VIN-A接线端连接。
3.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，所述DAC回放单元包括依次连接的前置信号处理电路和DAC回放芯片，所述前置信号处理电路为滤波器结构，所述DAC回放芯片采用B9739PB芯片。
4.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，所述CPU中央处理单元上还搭接有DDR3存储单元。
5.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，所述基带处理FPGA单元上还搭接有DDR2存储单元。
6.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，所述CPU中央处理单元采用T2080NXN8PTB芯片。
7.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，所述基带处理FPGA单元采用JFM7VX690T36-AS芯片。
8.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，所述FPGA刷新芯片采用JFMRS01RH芯片。
9.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，所述管控FPGA单元采用A3P1000-FG256I芯片或 AX500-CQ352I芯片。
10.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，在所述管控FPGA上搭接有第一主启动Flash单元、第一备启动Flash单元和参数Flash单元；在所述FPGA刷新芯片上搭接有第二主启动Flash单元、第二备启动Flash单元。
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