CN210575952U - 一种低输入电阻功率半导体晶体管 - Google Patents
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Abstract
本实用新型公开了一种低输入电阻功率半导体晶体管，包括半导体晶体管上管S1和半导体晶体管下管S2，所述半导体晶体管上管S1包括门极G、发射极E、N发射极和P+基极，N发射极与门极G导通连接，并与发射极E导通连接。本低输入电阻功率半导体晶体管，寄生米勒电容CCG导通时，通过减小关断电阻RGOFF的阻值，可以有效抑制寄生米勒电容CCG的导通，使半导体晶体管的开关速度提高，大大降低整个半导体晶体管的开关功率损耗，提高电路工作效率。
Description
技术领域
本实用新型涉及半导体器件技术领域，具体为一种低输入电阻功率半导体晶体管。
背景技术
现有技术半导体场效应晶体管MOSFET是做在衬底上，以NMOS为例，请参阅图3-4，在一块p型衬底(p-sub，衬底又叫Bulk或Body)上，形成两块重掺杂的n+区，分别为源(Source)和漏(Drain)栅氧化层的上面是栅(grid)；衬底之上用SiO2做一块绝缘层。MOSFET的一个特点就是其源极和漏极是完全对称的，源极和漏极可以互换。在开关时，有一个会经常遇到的问题，那就是由于寄生米勒电容开通而产生米勒平台。米勒效应在单电源门极驱动过程中非常显著。基于门极G与集电极C之间的耦合，在IGBT关断期间会产生一个很高的瞬态DV/DT，这样会引发门极VGE间电压升高而导通，这里就会存在着潜在的风险，寄生米勒电容引起导通，出现的米勒电容效应使得器件开关速度降低，增加开关功率损耗，降低电路工作效率，基于上述问题，提出一种低输入电阻功率半导体晶体管。
实用新型内容
本实用新型的目的在于提供一种低输入电阻功率半导体晶体管，具有降低开关功率损耗，提高电路工作效率的优点，解决了现有技术中开关功率损耗大，降低了电路工作效率的问题。
为实现上述目的，本实用新型提供如下技术方案：一种低输入电阻功率半导体晶体管，包括半导体晶体管上管S1和半导体晶体管下管S2，所述半导体晶体管上管S1包括门极G、发射极E、N发射极和P+基极，N发射极与门极G导通连接，并与发射极E导通连接，P+基极与N发射极导通连接；所述半导体晶体管下管S2包括N基极、N+缓冲区、P+层和集电极C，N基极与N+缓冲区导通连接，N+缓冲区与P+层导通连接，P+层与集电极C导通连接；所述半导体晶体管上管S1上设有门极导通电阻RGON，导体晶体管下管S2上设有寄生米勒电容CCG、栅极电阻RG和内部驱动栅极电阻RDRIVER，内部驱动栅极电阻RDRIVER的输入端接到门极G上，部驱动栅极电阻RDRIVER的输出端接到门极导通电阻RGON的输入端，门极导通电阻RGON的输出端接到三极端Q1的基极，并接到寄生米勒电容CCG的输入端，三极端Q1的发射极接地，三极端Q1的集电极接到三极管Q2的发射极，三极管Q2的集电极接到+HVDC输入端子上；所述寄生米勒电容CCG的输出端连接到三极管Q2的发射极；所述门极导通电阻RGON的两端并联有关断电阻RGOFF。
优选的，所述关断电阻RGOFF的输出端串联有二极管D1，二极管D1的输出端接回到门极导通电阻RGON的输入端。
优选的，所述N基极、N+缓冲区以及P+层和集电极C依次叠放在一起，P+基极位于N基极的上端外侧，N发射极位于P+基极上，P+基极、N发射极以及N基极均与门极G贴合。
与现有技术相比，本实用新型的有益效果如下：
本低输入电阻功率半导体晶体管，门极导通电阻RGON的影响了整个半导体晶体管在导通期间门极G的充电电压和电流，寄生米勒电容CCG导通时，通过减小关断电阻RGOFF的阻值，可以有效抑制寄生米勒电容CCG的导通，使半导体晶体管的开关速度提高，大大降低整个半导体晶体管的开关功率损耗，提高电路工作效率。
附图说明
图1为本实用新型的整体结构图；
图2为本实用新型的电路图；
图3为现有半导体场效应晶体管结构示意图；
图4为现有半导体场效应管主视图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
请参阅图1-2，一种低输入电阻功率半导体晶体管，包括半导体晶体管上管S1和半导体晶体管下管S2，半导体晶体管上管S1包括门极G、发射极E、N发射极和P+基极，N发射极与门极G导通连接，并与发射极E导通连接，P+基极与N发射极导通连接；半导体晶体管下管S2包括N基极、N+缓冲区、P+层和集电极C，N基极、N+缓冲区以及P+层和集电极C依次叠放在一起，P+基极位于N基极的上端外侧，N发射极位于P+基极上，P+基极、N发射极以及N基极均与门极G贴合，N基极与N+缓冲区导通连接，N+缓冲区与P+层导通连接，P+层与集电极C导通连接；半导体晶体管上管S1上设有门极导通电阻RGON，导体晶体管下管S2上设有寄生米勒电容CCG、栅极电阻RG和内部驱动栅极电阻RDRIVER，内部驱动栅极电阻RDRIVER的输入端接到门极G上，部驱动栅极电阻RDRIVER的输出端接到门极导通电阻RGON的输入端，门极导通电阻RGON的输出端接到三极端Q1的基极，并接到寄生米勒电容CCG的输入端，三极端Q1的发射极接地，三极端Q1的集电极接到三极管Q2的发射极，三极管Q2的集电极接到+HVDC输入端子上；寄生米勒电容CCG的输出端连接到三极管Q2的发射极；门极导通电阻RGON的两端并联有关断电阻RGOFF，关断电阻RGOFF的输出端串联有二极管D1，二极管D1的输出端接回到门极导通电阻RGON的输入端，二极管D1的作用是防止电流回流。
该低输入电阻功率半导体晶体管，半导体晶体管上管S1在导通时，半导体晶体管上管S1处于半桥拓扑，此时半导体晶体管上管S1会产生一个变化的电压DV/DT，该电压通过导体晶体管下管S2，电流流经寄生米勒电容CCG、栅极电阻RG和内部驱动栅极电阻RDRIVER，流经的电流使得门极导通电阻RGON两端产生电压差，当电压差超过门极G的驱动门限阈值，则寄生米勒电容CCG导通，整个半导体晶体管节温上升，导致门极G驱动阈值会有所下降，通常是MV/℃级的，当导体晶体管下管S2导通时，寄生米勒电容CCG引起的导通同样会发生在半导体晶体管上管S1上，因此改变门极G导通电阻，门极导通电阻RGON的影响了整个半导体晶体管在导通期间门极G的充电电压和电流，上述寄生米勒电容CCG导通时，通过减小关断电阻RGOFF的阻值，可以有效抑制寄生米勒电容CCG的导通，使半导体晶体管的开关速度提高，大大降低整个半导体晶体管的开关功率损耗，提高电路工作效率。
综上所述：本低输入电阻功率半导体晶体管，门极导通电阻RGON的影响了整个半导体晶体管在导通期间门极G的充电电压和电流，寄生米勒电容CCG导通时，通过减小关断电阻RGOFF的阻值，可以有效抑制寄生米勒电容CCG的导通，使半导体晶体管的开关速度提高，大大降低整个半导体晶体管的开关功率损耗，提高电路工作效率。
尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同物限定。
Claims (3)
1.一种低输入电阻功率半导体晶体管，包括半导体晶体管上管S1和半导体晶体管下管S2，其特征在于：所述半导体晶体管上管S1包括门极G、发射极E、N发射极和P+基极，N发射极与门极G导通连接，并与发射极E导通连接，P+基极与N发射极导通连接；所述半导体晶体管下管S2包括N基极、N+缓冲区、P+层和集电极C，N基极与N+缓冲区导通连接，N+缓冲区与P+层导通连接，P+层与集电极C导通连接；所述半导体晶体管上管S1上设有门极导通电阻RGON，导体晶体管下管S2上设有寄生米勒电容CCG、栅极电阻RG和内部驱动栅极电阻RDRIVER，内部驱动栅极电阻RDRIVER的输入端接到门极G上，部驱动栅极电阻RDRIVER的输出端接到门极导通电阻RGON的输入端，门极导通电阻RGON的输出端接到三极端Q1的基极，并接到寄生米勒电容CCG的输入端，三极端Q1的发射极接地，三极端Q1的集电极接到三极管Q2的发射极，三极管Q2的集电极接到+HVDC输入端子上；所述寄生米勒电容CCG的输出端连接到三极管Q2的发射极；所述门极导通电阻RGON的两端并联有关断电阻RGOFF。
2.根据权利要求1所述的一种低输入电阻功率半导体晶体管，其特征在于：所述关断电阻RGOFF的输出端串联有二极管D1，二极管D1的输出端接回到门极导通电阻RGON的输入端。
3.根据权利要求1所述的一种低输入电阻功率半导体晶体管，其特征在于：所述N基极、N+缓冲区以及P+层和集电极C依次叠放在一起，P+基极位于N基极的上端外侧，N发射极位于P+基极上，P+基极、N发射极以及N基极均与门极G贴合。
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| CN201921784162.3U Active CN210575952U (zh) | 2019-10-23 | 2019-10-23 | 一种低输入电阻功率半导体晶体管 |
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2019
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