CN210246717U - 一种nmosfet功率管驱动电路 - Google Patents

Abstract

本实用新型涉及功率管控制技术领域,公开了一种NMOSFET功率管驱动电路，包括第一与非门、第二与非门、第一或非门、第二或非门、第一反向器、第二反向器、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管，第三PMOS管和第三NMOS管的栅极电压为被驱动功率管的栅极输入电压。本实用新型采用分段驱动方式，控制功率管开启和关闭过程中的栅极输入电压变化速度，减缓功率管导通和关闭过程中产生的栅极输入电压的过冲和震荡，减小漏端电流的尖峰，进而减少功率管开关过程对系统其它电路产生的电磁干扰。

Description

一种NMOSFET功率管驱动电路

技术领域

本实用新型涉及功率管控制技术领域，具体涉及一种NMOSFET功率管驱动电路。

背景技术

功率管作为一种常用开关器件，广泛应用于电子设备。当功率管的栅极电压小于其阈值电压VTH时，功率管断开，当功率管栅极电压大于阈值电压VTH时，功率管导通。功率管实际工作时，栅极的输入电压大于阈值电压时会产生导通损耗，功率管的导通损耗与功率管的导通电阻成正比，另外功率管的导通电阻随着栅极输入电压的增大而减小。

如图1所示：传统的功率管控制电路中，Buffer1和Buffer2通常是一串驱动电流逐级增大的反向器，当输入端的控制信号由低电平变为高电平时，Buffer1快速将下管N1的栅极拉低，使下管N1快速关断；Buffer2快速将上管P1的栅极拉低，使上管P1快速导通，P1导通后，电流从电源通过上管P1流入功率管栅极，开启功率管。为了减小功率管导通损耗，因此通常的电路设计中会将上管P1的漏极输出电流设计得很大，以提高功率管栅极电压的上升速度。

当上管P1的漏极输出电流设计的很大时，功率管栅极电压上升很快，会导致在功率管密勒平台电压处产生较大的电压振荡波形，并伴随较大的电压过冲，而栅极电压过冲和较大的功率管电流可能引起功率管损坏，从而降低系统的可靠性。另外，由于功率管栅极电压快速上升的同时伴随漏极电压快速下降和功率管电流快速上升，电压突变产生的电场干扰和磁场干扰会对功率管周围运行的电子设备造成影响，引起系统EMI性能下降，电磁干扰严重时，会导致整个电子系统失灵。

实用新型内容

鉴于背景技术的不足，本实用新型是提供了一种NMOSFET功率管驱动电路，所要解决的技术问题是降低现有功率管输出电路的输出电压过冲。

为解决以上技术问题，本实用新型提供了如下技术方案：一种NMOSFET功率管驱动电路，包括第一与非门、第二与非门、第一或非门、第二或非门、第一反向器、第二反向器、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管。

第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极、第四PMOS管的源极和第五PMOS管的源极均电连接电源。

第一PMOS管的漏极分别电连接第一NMOS管的漏极、第二NMOS管的漏极、第三PMOS管的栅极、第三NMOS管的栅极。第二PMOS管的漏极电连接第二NMOS管的漏极，第三PMOS管的漏极电连接第三NMOS管的漏极，第四PMOS管的漏极电连接第四NMOS管的漏极，第五PMOS管的漏极电连接第五NMOS管的漏极。

第一NMOS管的源极电连接二极管D1的正极，二极管D1的负极电连接接地端子。第二NMOS管的源极、第三NMOS管的源极、第四NMOS管的源极和第五NMOS管的源极均电连接接地端子。

第五PMOS管的漏极电连接第一与非门的一输入端，第四PMOS管的漏极电连接第二或非门的一输入端，第一与非门与第二或非门另一输入端共同电连接输入控制信号。

第一与非门的输出端分别电连接第一PMOS管的栅极、第四PMOS管的栅极、第四NMOS管的栅极和第一或非门的一输入端。

第二或非门的输出端分别电连接第一NMOS管的栅极、第五PMOS管的栅极、第五NMOS管的栅极和第二与非门的一输入端。

第三PMOS管的漏极分别电连接第一或非门另一输入端、第二与非门另一输入端。

第一或非门的输出端电连接第一反向器的输入端，第一反向器的输出端电连接第二PMOS管的栅极。

第二与非门的输出端电连接第二反向器的输入端，第二反向器的输出端电连接第二NMOS管的栅极。

第三PMOS管和第三NMOS管的栅极电压是控制功率管开启和关闭的栅极输入电压。

本实用新型与现有技术相比所具有的有益效果是：从以上描述可以看出本实用新型采用分段驱动方式，控制功率管开启和关闭过程中的栅极电压变化速度，在功率管栅极电压超过导通阈值电压VTH时，加快功率管栅极电压上升的速度。在功率管关闭过程，当栅极电压下降到导通阈值电压VTH时，加快栅极电压下降的速度，减缓功率管导通和关闭过程中产生的栅极电压的过冲和震荡，减小漏端电流的尖峰，进而减少功率管开关过程对系统其它电路产生的电磁干扰，优化系统的EMI性能。

附图说明

本实用新型有如下附图：

图1为现有功率管驱动电路示意图；

图2为本实用新型的示意图；

图3为本实用新型运行时的波形图。

具体实施方式

现在结合附图对本实用新型作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本实用新型的基本结构，因此其仅显示与本实用新型有关的构成。

如图2所示，一种NMOSFET功率管驱动电路，包括第一与非门nand2_1、第二与非门nand2_2、第一或非门nor2_1、第二或非门nor2_2、第一反向器inv1、第二反向器inv2、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5。

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极和第五PMOS管P5的源极均电连接电源VCC。

第一PMOS管P1的漏极分别电连接第一NMOS管N1的漏极、第二NMOS管N2的漏极、第三PMOS管P3的栅极、第三NMOS管N3的栅极。第二PMOS管P2的漏极电连接第二NMOS管N2的漏极，第三PMOS管P3的漏极电连接第三NMOS管N3的漏极，第四PMOS管P4的漏极电连接第四NMOS管N4的漏极，第五PMOS管P5的漏极电连接第五NMOS管N5的漏极。

第一NMOS管N1的源极电连接二极管D1的正极，二极管D1的负极电连接接地端子GND。第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极均电连接接地端子GND。

第五PMOS管P1的漏极电连接第一与非门nand2_1的一输入端，第四PMOS管P4的漏极电连接第二或非门nor2_2的一输入端，第一与非门nand2_1与第二或非门nor2_2另一输入端共同电连接输入控制信号IN。

第一与非门nand2_1的输出端分别电连接第一PMOS管P1的栅极、第四PMOS管P4的栅极、第四NMOS管N4的栅极和第一或非门nor2_1的一输入端。

第二或非门nor2_2的输出端分别电连接第一NMOS管N1的栅极、第五PMOS管P5的栅极、第五NMOS管N5的栅极和第二与非门nand2_2的一输入端。

第三PMOS管P3的漏极分别电连接第一或非门nor2_1另一输入端、第二与非门nand2_2另一输入端。

第一或非门nor2_1的输出端电连接第一反向器inv1的输入端，第一反向器inv1的输出端电连接第二PMOS管P2的栅极。

第二与非门nand2_2的输出端电连接第二反向器inv2的输入端，第二反向器inv2的输出端电连接第二NMOS管N2的栅极。

第三PMOS管P3和第三NMOS管N3的栅极电压是控制功率管开启和关闭的栅极输入电压GATE。在该功率管驱动电路工作时，栅极输入电压GATE电连接被驱动功率管的栅极。

本实用新型工作原理如下：

输入控制信号IN的上升沿来临，第二或非门nor2_2输出低电平信号，第二反向器inv2输出低电平信号，第一NMOS管N1和第二NMOS管N2均关闭。第五PMOS管P5的漏极输出高电平信号，第一与非门nand2_1输出低电平信号，第一PMOS管P1开启，栅极输入电压GATE电平开始上升。在栅极输入电压GATE达到阈值VTH之前，第三PMOS管P3的漏极持续输出高电平信号，第一反向器inv1持续输出高电平信号，第二PMOS管P2保持关闭状态。当GATE电压上升到超过被驱动NMOS功率管的阈值电压VTH时，第三NMOS管N3和第三PMOS管P3构成的反相器翻转，第三PMOS管P3的漏极输出低电平信号，随后第一反向器inv1输出低电平信号，第二PMOS管P2导通，GATE信号加速上升。

输入控制信号IN的下降沿来临，第一与非门nand2_1输出高电平信号，第一反向器inv1输出高电平信号，第一PMOS管P1和第二PMOS管P2均关闭。第四PMOS管P4的漏极输出低电平信号，第二或非门nor2_2输出高电平信号，第一NMOS管N1开启，在N1的源端有一二极管D1，第一NMOS管N1有效的VGS电压在逻辑1的基础上要减去D1的二极管压降，约0.7V，所以第一NMOS管N1驱动能力不是很强，相应的栅极输入电压GATE信号下降速率比较迟缓，直到栅极输入电压GATE下降使第三PMOS管P3的漏极输出高电平信号，随后第二反向器inv2输出高电平信号，第二NMOS管N2开启，栅极输入电压GATE加速下降直至关闭。

如图3所示：驱动电路控制信号从低电平变为高电平时，栅极输入电压GATE逐渐增大，当栅极输入电压GATE大于功率管的阈值电压VTH时，功率管导通，随后栅极输入电压GATE快速上升，功率管工作在线性区。驱动电路控制信号从高电平变为低电平时，栅极输入电压GATE缓慢下降，当栅极输入电压GATE小于阈值电压VTH时，输入栅极电压GATE快速下降，降低功率管导通电阻和导通损耗。

本实用新型采用分段驱动方式，控制功率管开启和关闭过程中的栅极输入电压GATE变化速度，在功率管栅极输入电压GATE超过导通阈值电压VTH时，加快功率管栅极输入电压GATE上升的速度。在功率管关闭过程，当栅极输入电压GATE下降到导通阈值电压VTH时，加快栅极输入电压GATE下降的速度，减缓功率管导通和关闭过程中产生的栅极输入电压GATE的过冲和震荡，减小漏端电流的尖峰，进而减少功率管开关过程对系统其它电路产生的电磁干扰。

上述依据本实用新型为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项实用新型技术思想的范围内，进行多样的变更以及修改。本项实用新型的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (1)

1.一种NMOSFET功率管驱动电路，其特征在于：包括第一与非门、第二与非门、第一或非门、第二或非门、第一反向器、第二反向器、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管；

所述第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极、第四PMOS管的源极和第五PMOS管的源极均电连接电源；

所述第一PMOS管的漏极分别电连接第一NMOS管的漏极、第二NMOS管的漏极、第三PMOS管的栅极、第三NMOS管的栅极，所述第二PMOS管的漏极电连接第二NMOS管的漏极，第三PMOS管的漏极电连接第三NMOS管的漏极，第四PMOS管的漏极电连接第四NMOS管的漏极，第五PMOS管的漏极电连接第五NMOS管的漏极；

所述第一NMOS管的源极电连接二极管D1的正极，二极管D1的负极电连接接地端子，所述第二NMOS管的源极、第三NMOS管的源极、第四NMOS管的源极和第五NMOS管的源极均电连接接地端子；

所述第五PMOS管的漏极电连接第一与非门的一输入端，所述第四PMOS管的漏极电连接第二或非门的一输入端，所述第一与非门与第二或非门另一输入端共同电连接输入控制信号，所述第一与非门的输出端分别电连接第一PMOS管的栅极、第四PMOS管的栅极、第四NMOS管的栅极和第一或非门的一输入端，所述第二或非门的输出端分别电连接第一NMOS管的栅极、第五PMOS管的栅极、第五NMOS管的栅极和第二与非门的一输入端；

所述第三PMOS管的漏极分别电连接第一或非门另一输入端和第二与非门另一输入端，所述第一或非门的输出端电连接第一反向器的输入端，所述第一反向器的输出端电连接第二PMOS管的栅极，所述第二与非门的输出端电连接第二反向器的输入端，所述第二反向器的输出端电连接第二NMOS管的栅极。

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