CN209659266U - 一种驱动能力可调的io驱动电路及io驱动系统 - Google Patents

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莫昌文
刘浩
陈文韬
邓宇斌
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Abstract

本实用新型公开了一种驱动能力可调的IO驱动电路及IO驱动系统，所述IO驱动电路包括N个基准IO接口电路，N为大于等于2的正整数；所述N个基准IO接口电路各自的一端均与同一个PIN引脚电连接，所述N个基准IO接口电路各自的另一端分别与N个PAD端口电连接；所述N个基准IO接口电路分别接收处理器输出的使能信号，在所述使能信号的控制下处于导通状态或截止状态；本实用新型IO驱动电路通过处理器控制N个基准IO接口电路中处于导通状态的基准IO接口电路的数量，增强或减弱IO驱动电路的驱动能力，实现IO驱动电路驱动能力的调节，与此同时，单个基准IO接口电路面积较小，便于灵活布局。

Description

一种驱动能力可调的IO驱动电路及IO驱动系统
〖技术领域〗
本实用新型涉及通信技术领域，尤其涉及一种驱动能力可调的IO驱动电路及IO驱动系统。
〖背景技术〗
随着集成电路的广泛应用，微处理器往往需要面对驱动不同类型的元器件，为了与这些元器件的负载相匹配，IO接口输入输出电路需要具有不同的驱动能力。现有技术通常采用直接设计具有不同驱动能力的IO接口输入输出电路，驱动不同类型的元器件，虽然可以解决驱动不同类型元器件的问题，但是仍然存在以下问题：设计具有大电流驱动能力的IO接口输入输出电路增加了电路设计的复杂度；具有大电流驱动能力的IO接口输入输出电路的面积较大，导致IO 接口输入输出电路的布局位置一般比较固定，不利于灵活布局，而且增加了电路设计的硬件成本。
〖实用新型内容〗
本实用新型的目的旨在提供一种驱动能力可调的IO驱动电路，在实现驱动能力可调的同时，便于灵活布局。
本实用新型的第一个目的由以下技术方案实现：
一种驱动能力可调的IO驱动电路，包括N个基准IO接口电路，N为大于等于2的正整数；所述N个基准IO接口电路各自的一端均与同一个PIN引脚电连接，所述N个基准IO接口电路各自的另一端分别与N个PAD端口电连接；所述 N个基准IO接口电路分别接收处理器输出的使能信号，在所述使能信号的控制下处于导通状态或截止状态。
进一步地，所述基准IO接口电路包括IO接口输出电路，N个基准IO接口电路包括N个IO接口输出电路；所述N个IO接口输出电路各自的一端与所述 PIN引脚电连接；所述N个IO接口输出电路各自的另一端分别与所述N个PAD 端口电连接；所述IO接口输出电路在所述处理器输出的输出使能信号的控制下，处于导通状态或截止状态。
作为具体的实施方式，所述IO接口输出电路包括第二缓冲器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一PMOS 管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三PMOS管、第一开关、第二开关、第三开关以及第四开关；
所述第二缓冲器的一端与所述PIN引脚电连接，另一端与所述第二反相器的一端、第三反相器的一端、第一开关的一端、第二开关的一端、第三开关的一端以及第四开关的一端电连接；所述第二反相器的另一端与所述第一PMOS管的栅极电连接，所述第三反相器的另一端与所述第一NMOS管的栅极电连接；所述第一PMOS管的源极接电源，所述第一PMOS管的漏极与所述第一NMOS管的漏极电连接，所述第一NMOS管的源极接地；
所述第一开关的另一端与所述第四反相器的一端电连接，所述第四反相器的另一端与所述第二PMOS管的栅极电连接；所述第二开关的另一端与所述第五反相器的一端电连接，所述第五反相器的另一端与所述第二NMOS管的栅极电连接；所述第二PMOS管的源极接电源，所述第二PMOS管的漏极与所述第二NMOS 管的漏极电连接，所述第二NMOS管的源极接地；所述第三开关的另一端与所述第六反相器的一端电连接，所述第六反相器的另一端与所述第三PMOS管的栅极电连接；所述第四开关的另一端与第七反相器的一端电连接，所述第七反相器的另一端与所述第三NMOS管的栅极电连接；所述第三PMOS管的源极接电源，所述第三PMOS管的漏极与所述第三NMOS管的漏极电连接，所述第三NMOS管的源极接地；
所述第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、第三PMOS 管以及第三NMOS管的漏极与对应的PAD端口电连接；所述处理器发送输出使能信号给所述第一开关、第二开关、第三开关以及第四开关，控制所述第一开关、第二开关、第三开关以及第四开关处于闭合状态或处于断开状态。
进一步地，所述基准IO接口电路还包括IO接口输入电路；所述IO接口输入电路的一端与所述PIN引脚电连接；所述IO接口输入电路的另一端与同一个基准IO接口电路中的IO接口输出电路电连接到同一个PAD端口。
作为具体的实施方式，所述IO接口输入电路包括第一缓冲器、第一反相器以及传输门；所述第一缓冲器的一端与所述PIN引脚电连接，另一端与所述传输门的输入端电连接；所述第一反相器的一端与所述传输门的一个控制端电连接，接收所述处理器输出的输入使能信号；所述第一反相器的另一端与所述传输门的另一个控制端电连接，所述传输门的输出端与对应的PAD端口电连接。
作为具体的实施方式，所述N个IO接口输出电路通过绑定的方式与所述PIN 引脚电连接。
进一步地，所述IO驱动电路包括多个基准IO接口电路。
本实用新型的第二个目的旨在提供一种能够提供多种驱动电流的IO驱动系统。
本实用新型的第二个目的由以下技术方案实现：
一种采用上述IO驱动电路的IO驱动系统，所述IO驱动系统包括第一组IO 驱动电路、第二组IO驱动电路至第M组IO驱动电路，M是大于等于2的正整数，第m组IO驱动电路包括Nm个基准IO接口电路，m＝1、2……M；所述Nm是大于等于1的正整数，N1、N2、…NM均不相等；所述第m组IO驱动电路中的Nm个基准IO接口电路各自的一端与PINm引脚电连接，各自的另一端分别与Nm个PAD端口电连接。
作为具体的实施方式，所述第m组IO驱动电路包括m+1个基准IO接口电路。
本实用新型有益效果：
本实用新型IO驱动电路通过处理器控制N个基准IO接口电路中处于导通状态的基准IO接口电路的数量，增强或减弱IO驱动电路的驱动能力，实现IO 驱动电路驱动能力的调节，与此同时，单个基准IO接口电路面积较小，便于灵活布局。进一步，本实用新型通过处理器控制N个IO接口输出电路中处于导通状态的IO接口输出电路的数量，调节IO驱动电路的驱动能力。进一步地，本实用新型通过绑定的方式连接N个IO接口输出电路，便于解除N个IO接口输出电路的封装绑定，调节IO驱动电路中IO接口输出电路数量，实现IO驱动电路驱动能力的调节。进一步地，本实用新型通过设计增加基准IO接口电路的数量N，实现IO驱动电路的大电流驱动。进一步地，本实用新型IO驱动系统通过 M组IO驱动电路中的基准IO接口电路个数均不相等，提供多种驱动电流。
〖附图说明〗
为了更清楚地说明本实用新型实施例，下面对实施例中所需要使用的附图做简单的介绍。下面描述中的附图仅仅是本实用新型中的实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1是本实用新型驱动能力可调的IO驱动电路的结构框图；
图2是本实用新型基准IO接口电路的电路原理图；
图3是本实用新型IO驱动系统的结构框图。
〖具体实施方式〗
下面结合附图，对本实用新型进行详细的说明。
为了使本实用新型的目的、技术方案、优点更加清楚明白，以下结合附图及实施例对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
如图1所示，一种驱动能力可调的IO驱动电路包括N个基准IO接口电路， N个基准IO接口电路的一端均与同一个PIN引脚电连接，N个基准IO接口电路的另一端分别与PAD1端口、PAD2端口至PADN端口电连接，N为正整数，N大于等于2；处理器输出输入使能信号和输出使能信号给基准IO接口电路，控制基准 IO接口电路处于输入状态或输出状态。
如图1所示，在本实施例中，基准IO接口电路包括IO接口输入电路以及 IO接口输出电路，IO接口输入电路与IO接口输出电路的一端均与同一个PIN 引脚电连接，IO接口输入电路与IO接口输出电路的另一端与对应的PADn端口电连接，n＝1……N；处理器发送输入使能信号给IO接口输入电路，控制IO接口输入电路处于导通状态或截止状态；处理器发送输出使能信号给IO接口输出电路，控制IO接口输出电路处于导通状态或截止状态。
如图2所示，在本实施例中，IO接口输入电路包括第一缓冲器B1、第一反相器X1以及传输门TG；第一缓冲器B1的一端与PIN引脚电连接，另一端与传输门TG的输入端电连接；第一反相器X1的一端与传输门TG的一个控制端电连接，接收处理器输出的输入使能信号，第一反相器X1的另一端与传输门TG的另一个控制端电连接，传输门TG的输出端与对应的PADn端口电连接。
如图2所示，在本实施例中，IO接口输出电路包括第二缓冲器B2、第二反相器X2、第三反相器X3、第四反相器X4、第五反相器X5、第六反相器X6、第七反相器X7、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS 管N1、第二NMOS管N2、第三NMOS管N3、第一开关S1、第二开关S2、第三开关S3以及第四开关S4；第二缓冲器B2的一端与PIN引脚电连接，另一端与第二反相器X2的一端、第三反相器X3的一端、第一开关S1的一端、第二开关S2 的一端、第三开关S3的一端以及第四开关S4的一端电连接；第二反相器X2的另一端与第一PMOS管P1的栅极电连接，第三反相器X3的另一端与第一NMOS 管N1的栅极电连接；第一PMOS管P1的源极接电源VDD，第一PMOS管P1的漏极与第一NMOS管N1的漏极电连接，第一NMOS管N1的源极接地GND；第一开关 S1的另一端与第四反相器X4的一端电连接，第四反相器X4的另一端与第二PMOS 管P2的栅极电连接；第二开关S2的另一端与第五反相器X5的一端电连接，第五反相器X5的另一端与第二NMOS管N2的栅极电连接；第二PMOS管P2的源极接电源VDD，第二PMOS管P2的漏极与第二NMOS管N2的漏极电连接，第二NMOS 管N2的源极接地GND；第三开关S3的另一端与第六反相器X6的一端电连接，第六反相器X6的另一端与第三PMOS管P3的栅极电连接；第四开关S4的另一端与第七反相器X7的一端电连接，第七反相器X7的另一端与第三NMOS管N3 的栅极电连接；第三PMOS管P3的源极接电源VDD，第三PMOS管P3的漏极与第三NMOS管N3的漏极电连接，第三NMOS管N3的源极接地GND；处理器发送输出使能信号给第一开关S1、第二开关S2、第三开关S3以及第四开关S4，控制第一开关S1、第二开关S2、第三开关S3以及第四开关S4处于闭合状态或处于断开状态；第一PMOS管P1、第一NMOS管N1、第二PMOS管P2、第二NMOS管N2、第三PMOS管P3以及第三NMOS管N3的漏极均与PADn端口电连接。
在本实施例中，基准IO接口电路通过专用的IO接口输入电路实现输入功能，通过专用的IO接口输出电路实现输出功能；在其它实施例中，基准IO接口电路由共用电路同时实现输入功能与输出功能，比如通过时钟的切换，来切换所述共用电路处于输入状态或输出状态。
在本实施例中，基准IO接口电路处于输入状态的工作原理如下：处理器发送给传输门TG的输入使能信号为高电平，传输门TG处于导通状态，IO接口输入电路处于导通状态；控制器发送给第一开关S1、第二开关S2、第三开关S3 以及第四开关S4的输出使能信号控制第一开关S1、第二开关S2、第三开关S3 以及第四开关S4均处于断开状态，IO接口输出电路处于截止状态；IO接口输入电路通过PIN引脚接收输入信号Input data，并将输入信号Input data传输给对应的PADn端口。
在本实施例中，基准IO接口电路处于输出状态的工作原理如下：处理器发送给传输门TG的输入使能信号为低电平，传输门TG处于截止状态，IO接口输入电路处于截止状态；控制器输出发送给第一开关S1、第二开关S2、第三开关 S3以及第四开关S4的输出使能信号控制第一开关S1、第二开关S2、第三开关 S3以及第四开关S4均处于闭合状态，IO接口输出电路处于导通状态；IO接口输出电路通过PADn端口接收芯片内部输出的信号Output data，并将芯片内部输出的信号Output data传输给PIN引脚。
在本实施例中，IO驱动电路中的N个基准IO接口电路对应的N个IO接口输出电路通过绑定的方式连接；处理器通过增加或减少N个IO接口输出电路中处于导通状态的IO接口输出电路的数量，增强或减弱IO驱动电路的驱动能力；当IO驱动电路中处于导通状态的IO接口输出电路越多时，IO驱动电路的驱动能力越强；当IO驱动电路中基准IO接口电路的数量越少时，IO驱动电路的驱动能力越弱；当多个IO接口输出电路均处于导通状态时，IO驱动电路可以提供较大的驱动电流。
在其它实施例中，设计者通过增减IO驱动电路中基准IO接口电路的数量N，调节IO驱动电路的驱动能力；当IO驱动电路中基准IO接口电路的数量IO驱动电路的驱动能力越弱越多时，IO驱动电路的驱动能力越强；当IO驱动电路中基准IO接口电路的数量N越少时，IO驱动电路的驱动能力越弱。
在本实施例中，基准IO接口电路的电路结构比较简单，面积较小，便于灵活设置布局位置。
如图3所示，一种能够提供多种驱动电流的IO驱动系统，包括M组IO驱动电路，M是正整数，且M大于等于2；第m组IO驱动电路包括Nm个基准IO接口电路，m＝1、2……M，Nm是正整数，且Nm大于等于1；第m组IO驱动电路中的 Nm个基准IO接口电路的一端与PIN引脚m电连接，另一端分别与PADm1端口、PAD m2端口至PADmN端口电连接。
在本实施例中，N1……NM均不相等(例如N1＝2，N2＝3，N3＝4……NM＝M+1)；当第一组IO驱动电路中的N1个IO接口输出电路处于导通状态时，第一组IO驱动电路的驱动电流是一个IO接口输出电路驱动电流的N1倍；当第m组IO驱动电路中的Nm个IO接口输出电路处于导通状态时，第m组IO驱动电路的驱动电流是一个IO接口输出电路驱动电流的Nm倍；当第M组IO驱动电路中的Nm个IO接口输出电路处于导通状态时，第M组IO驱动电路的驱动电流是一个IO接口输出电路驱动电流的NM倍。
在本实施例中，M组IO驱动电路的IO接口输出电路的数量均不相等，进而 M组IO驱动电路的最大驱动电流均不相等，进而该IO驱动系统具有多种驱动电流。
以上所述仅是本实用新型的优选实施例，本实用新型的保护范围并不仅局限于上述实施例，凡属于本实用新型思路下的技术方案均属于本实用新型的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理前提下的若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (9)

1.一种驱动能力可调的IO驱动电路，其特征在于：包括N个基准IO接口电路，N为大于等于2的正整数；所述N个基准IO接口电路各自的一端均与同一个PIN引脚电连接，所述N个基准IO接口电路各自的另一端分别与N个PAD端口电连接；所述N个基准IO接口电路分别接收处理器输出的使能信号，在所述使能信号的控制下处于导通状态或截止状态。
2.根据权利要求1所述的驱动能力可调的IO驱动电路，其特征在于：所述基准IO接口电路包括IO接口输出电路，N个基准IO接口电路包括N个IO接口输出电路；所述N个IO接口输出电路各自的一端与所述PIN引脚电连接；所述N个IO接口输出电路各自的另一端分别与所述N个PAD端口电连接；所述IO接口输出电路在所述处理器输出的输出使能信号的控制下，处于导通状态或截止状态。
3.根据权利要求2所述的驱动能力可调的IO驱动电路，其特征在于：所述IO接口输出电路包括第二缓冲器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NOS管、第一开关、第二开关、第三开关以及第四开关；
所述第二缓冲器的一端与所述PIN引脚电连接，另一端与所述第二反相器的一端、第三反相器的一端、第一开关的一端、第二开关的一端、第三开关的一端以及第四开关的一端电连接；所述第二反相器的另一端与所述第一PMOS管的栅极电连接，所述第三反相器的另一端与所述第一NMOS管的栅极电连接；所述第一PMOS管的源极接电源，所述第一PMOS管的漏极与所述第一NMOS管的漏极电连接，所述第一NMOS管的源极接地；
所述第一开关的另一端与所述第四反相器的一端电连接，所述第四反相器的另一端与所述第二PMOS管的栅极电连接；所述第二开关的另一端与所述第五反相器的一端电连接，所述第五反相器的另一端与所述第二NMOS管的栅极电连接；所述第二PMOS管的源极接电源，所述第二PMOS管的漏极与所述第二NMOS管的漏极电连接，所述第二NMOS管的源极接地；所述第三开关的另一端与所述第六反相器的一端电连接，所述第六反相器的另一端与所述第三PMOS管的栅极电连接；所述第四开关的另一端与第七反相器的一端电连接，所述第七反相器的另一端与所述第三NMOS管的栅极电连接；所述第三PMOS管的源极接电源，所述第三PMOS管的漏极与所述第三NMOS管的漏极电连接，所述第三NMOS管的源极接地；
所述第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、第三PMOS管以及第三NMOS管的漏极与对应的PAD端口电连接；所述处理器发送输出使能信号给所述第一开关、第二开关、第三开关以及第四开关，控制所述第一开关、第二开关、第三开关以及第四开关处于闭合状态或处于断开状态。
4.根据权利要求2-3任意一项所述的驱动能力可调的IO驱动电路，其特征在于：所述基准IO接口电路还包括IO接口输入电路；所述IO接口输入电路的一端与所述PIN引脚电连接；所述IO接口输入电路的另一端与同一个基准IO接口电路中的IO接口输出电路电连接到同一个PAD端口。
5.根据权利要求4所述的驱动能力可调的IO驱动电路，其特征在于：所述IO接口输入电路包括第一缓冲器、第一反相器以及传输门；所述第一缓冲器的一端与所述PIN引脚电连接，另一端与所述传输门的输入端电连接；所述第一反相器的一端与所述传输门的一个控制端电连接，接收所述处理器输出的输入使能信号；所述第一反相器的另一端与所述传输门的另一个控制端电连接，所述传输门的输出端与对应的PAD端口电连接。
6.根据权利要求2-3任意一项所述的驱动能力可调的IO驱动电路，其特征在于：所述N个IO接口输出电路通过绑定的方式与所述PIN引脚电连接。
7.根据权利要求1-3任意一项所述的驱动能力可调的IO驱动电路，其特征在于：所述IO驱动电路包括多个基准IO接口电路。
8.一种采用权利要求1-7任意一项所述的IO驱动电路的IO驱动系统，其特征在于：所述IO驱动系统包括第一组IO驱动电路、第二组IO驱动电路至第M组IO驱动电路，M是大于等于2的正整数，第m组IO驱动电路包括Nm个基准IO接口电路，m＝1、2……M；所述Nm是大于等于1的正整数，N1、N2、…NM均不相等；所述第m组IO驱动电路中的Nm个基准IO接口电路各自的一端与PINm引脚电连接，各自的另一端分别与Nm个PAD端口电连接。
9.根据权利要求8所述的IO驱动系统，其特征在于：所述第m组IO驱动电路包括m+1个基准IO接口电路。
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