CN208904010U - 半导体封装结构 - Google Patents

Abstract

本申请公开了一种半导体封装结构，该半导体封装结构包括：基岛；第一芯片，位于基岛上；至少一个第二芯片，层叠于第一芯片上；以及多个管脚，分别与基岛、第一芯片以及第二芯片电连接，基岛、第一芯片以及第二芯片通过多个管脚实现外部连接。该半导体封装结构通过芯片的层叠放置，避免了因第一芯片与第二芯片同时和基岛形成欧姆接触导致第一芯片、第二芯片与基岛接触的一面导通的问题，达到了解决功率器件无法实现原有功能问题的目的。

Description

半导体封装结构

技术领域

本实用新型涉及半导体封装领域，更具体地涉及一种半导体封装结构。

背景技术

近年来，随着功率电子领域需求的不断提高，能够实现转换和控制电能流动的半导体功率器件正在被广泛地研究和开发，尤其是功率开关器件，例如功率金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、功率双极性晶体管(Bipolar Junction Transistor，BJT)、绝缘栅双极性晶体管(InsulatedGate Bipolar Transistor，IGBT)等能够控制大功率、实现高性能的功率开关器件。由于这些功率开关器件需要进行变频、变压、变流、功率管理等各种功率处理任务，因此需要具有处理高电压、大电流的能力。

在现有技术中，因芯片和基岛会形成欧姆接触，而半导体功率器件封装结构的内部的引线框架只有一个基岛，当两个及两个以上的芯片同时位于基岛上时，芯片与芯片之间通过与基岛接触的一面导通，从而导致该功率器件无法实现原有功能。

实用新型内容

有鉴于此，本实用新型的提供了一种半导体封装结构，通过芯片的层叠放置，避免了因芯片和基岛形成欧姆接触导致功率器件无法实现原有功能的问题。

本实用新型提供了一种半导体封装结构，包括：基岛；第一芯片，位于所述基岛上；至少一个第二芯片，所述至少一个第二芯片层叠于所述第一芯片上；以及多个管脚，分别与所述基岛、所述第一芯片以及所述第二芯片电连接，其中，所述基岛、所述第一芯片以及所述第二芯片通过所述多个管脚与外部电路连接。

优选地，所述多个管脚包括：第一管脚，与所述基岛连接；第二管脚，与所述第一管脚相邻，并与所述第一芯片连接；以及管脚组，包括相邻的第三管脚至第N管脚，N为大于等于3的整数，所述管脚组中的每个所述管脚分别与所述第一芯片或所述第二芯片连接，其中，所述第三管脚与所述第二管脚相邻设置。

优选地，所述第一管脚与所述第二管脚之间的间距为第一间距，所述第三管脚与所述第二管脚之间的间距为第二间距，所述管脚组中的每个所述管脚之间的间距为第三间距，其中，所述第一间距大于所述第二间距。

优选地，所述第二间距为所述第一间距的两倍。

优选地，所述第二间距与所述第三间距相等。

优选地，所述第二管脚通过多条并联的键合导线与所述第一芯片键合。

优选地，每个所述管脚分别包括键合区，所述第一管脚与所述第二管脚的键合区与所述第一芯片相连，所述第三至第N管脚的键合区分别与所述第一芯片或所述第二芯片连接，其中，所述第二管脚还包括与所述外部电路连接的暴露区，所述第二管脚的键合区的宽度大于所述第二管脚的暴露区的宽度。

优选地，所述第一管脚、所述第二管脚以及所述第三管脚按形状分为两组管脚，包括：第一组管脚，呈弯折形状；以及第二组管脚，呈竖直形状；所述第一组管脚与所述第二组管脚交错排布。

优选地，所述第一芯片的面积大于所述第二芯片的面积，所述第一芯片包括承载区域，所述第二芯片用绝缘胶固定在所述承载区域上。

优选地，所述第一芯片与所述第二芯片包括内部连接区，所述第一芯片与所述第二芯片通过所述内部连接区电连接。

优选地，还包括基底，位于所述基岛下方，用于承载所述基岛。

优选地，所述基底呈矩形板状，并具有安装孔。

优选地，还包括塑封体，覆盖所述基岛、所述第一芯片、所述第二芯片以及部分所述基底，并暴露所述安装孔。

优选地，所述第一芯片包括功率芯片，所述第二芯片包括控制芯片。

优选地，所述第一管脚包括功率管脚或高压端管脚，所述第二管脚包括电流管脚。

根据本实用新型实施例的半导体封装结构，将基岛、第一芯片以及第二芯片依次叠置，并通过多个管脚分别与基岛、第一芯片以及第二芯片电连接，实现了半导体封装结构的外部电路连接功能，与现有技术相比，本实用新型实施例的半导体封装结构通过芯片的层叠放置，避免了因第一芯片与第二芯片同时和基岛形成欧姆接触导致第一芯片、第二芯片通过与基岛接触的一面导通的问题，达到了解决功率器件无法实现原有功能问题的目的。

根据本实用新型实施例的半导体封装结构，第一管脚为半导体封装结构的功率管脚或高压管脚。第一管脚与第二管脚之间的间距为第一间距，其余相邻的管脚之间的间距为第二间距，第一间距大于第二间距。与现有技术相比，本实用新型实施例的半导体封装结构通过增加管脚间距，了提高功率管脚或高压管脚与相邻管脚间的爬电距离，解决了功率器件因爬电导致失效的问题。

根据本实用新型实施例的半导体封装结构，第一管脚、第二管脚以及第三管脚按形状分为呈弯折形状与呈竖直形状的第一组管脚与第二组管脚，且第一组管脚与第二组管脚交错排布，进一步增加了相邻管脚之间的间距，从而提高了功率管脚或高压管脚与相邻管脚间的爬电距离。

根据本实用新型实施例的半导体封装结构，第二管脚包括电流管脚，第二管脚的键合区的宽度大于其暴露区的宽度，第二管脚的键合区可以通过并联的键合导线与功率芯片相连。与现有技术相比，本实用新型实施例的半导体封装结构通过增大半导体封装结构电流管脚的键合区，并采用多导线并联键合的方式使电流管脚与功率芯片电连接，提高了功率器件的输出能力，解决了大功率器件的电流输出能力达不到芯片本身的输出能力的问题。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。

图1示出了本实用新型第一实施例的半导体封装结构的立体图；

图2示出了本实用新型第一实施例的半导体封装结构的正视图；

图3示出了本实用新型第二实施例的半导体封装结构的正视图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本实用新型的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

图1示出了本实用新型第一实施例的半导体封装结构的立体图，图2示出了本实用新型第一实施例的半导体封装结构的正视图，在图2中，为了示出塑封体130内的具体结构，将塑封体130隐藏。

如图1、图2所示，本实用新型第一实施例的半导体封装结构100，包括基底110、多个管脚120、塑封体130、基岛111、第一芯片113以及至少一个第二芯片114。

基底110用于承载待封装的芯片以及基岛111，基底110大致呈矩形板状，基底110上还具有安装孔112，此外，基底110也通常兼做热沉，其材料可选用导热性较好的金属材料，例如是铜，以提高封装结构的散热性能。在一些优选实施例中，基底110上还设有绝缘层。

基岛111位于基底110上，用于形成承载第一芯片113的安装基座，此外，基岛111还具有散热功能。

第一芯片113位于基岛111上，至少一个第二芯片114层叠于第一芯片113上。在本实施例中，第一芯片113的面积大于第二芯片114的面积，第一芯片111包括承载区域，第二芯片114的个数为一个，第二芯片114用绝缘胶固定在承载区域上，第一芯片113与第二芯片114均包括内部连接区，并通过内部连接区电连接。然而本实用新型实施例不限于此，在一些其他实施例中，第二芯片114的个数可以为多个，本领域技术人员可根据需要对第二芯片114的数量进行其他设置，每个第二芯片114依次堆叠在第一芯片113上，每个第二芯片114之间用绝缘胶固定。

塑封体130覆盖在基底110的部分表面，并将基岛111、第一芯片113以及第二芯片114全部覆盖，而安装孔112暴露于塑封体130外，安装孔112用于整个半导体封装结构100的安装。其中，塑封体130的材料可以包括树脂、陶瓷等，在一些优选实施例中，塑封体130的材料为环氧树脂。

多个管脚120分别与基岛111、第一芯片113以及第二芯片114电连接。基岛111、第一芯片112以及第二芯片114通过多个管脚120实现外部电路连接。在本实施例中，第一芯片113包括功率芯片，第二芯片114包括控制芯片。

根据本实用新型第一实施例的半导体封装结构，将基岛、功率芯片以及控制芯片依次叠置，并通过多个管脚分别与基岛、功率芯片以及控制芯片电连接，实现了半导体封装结构的外部电路连接功能，在现有技术中，由于多个芯片均位于基岛上并均与基岛形成欧姆接触，导致了多个芯片与基岛接触的一面相互导通，功率器件无法实现原有功能，与现有技术相比，本实用新型第一实施例的半导体封装结构通过芯片的层叠放置，避免了因第一芯片与第二芯片同时和基岛形成欧姆接触导致第一芯片、第二芯片与基岛接触的一面导通的问题，达到了解决功率器件无法实现原有功能问题的目的。

此外，本实用新型实施例的半导体封装结构的引线框架中的基岛的数量仍为一个，不会增加制造成本。

本实施例的多个管脚120包括：第一管脚121、第二管脚122以及管脚组，管脚组包括相邻的第三管脚至第N管脚，其中，N为大于等于3的整数

第一管脚121可以与基岛111连接，第二管脚122可以与第一芯片113键合。管脚组中的每个管脚分别与第一芯片113或第二芯片114键合，例如，管脚组中的其中一部分与第一芯片113，另一部分与第二芯片114键合。

第一管脚121、第二管脚122以及第三管脚123至第N管脚自一侧依次排列。在本实施例中，多个管脚120的数量可以是六个，包括自右侧向左侧依次排列的第一管脚121、第二管脚122、第三管脚123、第四管脚124、第五管脚125以及第六管脚126。将第一管脚121与第二管脚122之间的间距设置为第一间距D1，将第二管脚122与第三管脚123之间的间距设置为第二间距D2，将管脚组中的每个管脚之间的间距设置为第三间距D3，第一间距D1大于第二间距D2。其中，相邻管脚之间的间距指一个管脚的一侧至另一个管脚的对应一侧的距离，例如是相邻管脚中一个管脚的左侧到另一管脚的左侧的距离。在本实施例中，第一管脚121可以为半导体封装结构100的功率端管脚或高压端管脚，在一些优选实施例中，第一间距D1是第二间距D2的两倍，为了控制高压脚与相邻脚的爬电距离，第一间距D1的具体参数跟产品电压有关，第一间距D1一般需大于1.5mm。在另一些优选实施例中，第二间距D2与第三间距D3相等。

根据本实用新型实第一施例的半导体封装结构，通过增加第一管脚与其他管脚之间的间距，提高功率端管脚或高压端管脚与相邻管脚间的爬电距离，当半导体封装结构为半导体功率器件时，解决了功率器件因爬电问题导致的失效。

第一管脚121、第二管脚122以及第三管脚123[1],123[2],...,123[n]根据形状可分为两组，包括呈弯折形状的第一组管脚与呈竖直形状的第二组管脚，第一组管脚与第二组管脚交错排布。具体地，在多个管脚120中，每相邻的管脚的端部位于不同平面，其中多个管脚120可以前后依次排列，例如在本实施例中第一管脚121、第三管脚123、第五管脚125位于第一平面，第二管脚122、第四管脚124、第六管脚126位于与第一平面不同高度的第二平面。以上仅为多个管脚120错位排列的一种示例，在其他实施例中，多个管脚120可以按照分别位于更多不同高度的平面进行布置，例如是第一管脚121、第四管脚124位于第一平面，第二管脚122、第五管脚125位于第二平面，第三管脚123、第六管脚126位于第三平面，第一平面、第二平面以及第三平面位于不同高度。

可以理解的是，上述多个管脚120的数量可以不限于包括六个，根据实际需要也可以是其他数量。此外，多个管脚的排列顺序也可以不限于第一实施例的排列方式。

根据本实用新型第一实施例的半导体封装结构，第一管脚、第二管脚以及第三管脚按形状分为呈弯折形状与呈竖直形状的第一组管脚与第二组管脚，且第一组管脚与第二组管脚交错排布，进一步增加了相邻管脚之间的间距，从而了提高功率管脚或高压管脚与相邻管脚间的爬电距离。

在本实施例中，每个管脚分别包括键合区101与暴露区102，第一管脚121、第二管脚122的键合区101与第一芯片113相连，第三管脚123至第六管脚126的键合区101分别与第一芯片113或第二芯片114连接，每个管脚的暴露区102暴露于塑封体130外，用于外部电路连接。

在本实施例中，第二管脚122为电流管脚，第二管脚122的键合区101的宽度大于其暴露区102的宽度，第二管脚122的键合区101的形状例如是更大面积的矩形。进一步地，第二管脚122的键合区101可以通过并联的键合导线140与作为功率芯片的第一芯片113相连，键合导线140可以是铜线、铝线、合金线等。第三管脚123至第六管脚中的其中一部分可以与作为功率芯片的第一芯片113键合，另一部分可以与作为控制芯片的第二芯片114键合。

根据本实用新型第一实施例的半导体封装结构，通过增大电流管脚的键合区，采用并联的键合导线将电流管脚与作为功率芯片的第一芯片相连，提高了半导体封装结构的功率输出能力，从而解决了大功率器件的电流输出能力达不到芯片本身的输出能力的问题。

塑封体130除覆盖基底110上的基岛111外，还可以覆盖多个管脚120的键合区101，从而使塑封体130与基底110共同对基岛111以及多个管脚120的键合区101进行保护，保证多个管脚120的键合区101与基岛111、第一芯片113以及第二芯片114之间键合的稳定性。

多个管脚120的暴露区102可以呈长条状延伸，并且暴露于上述塑封体130外，用于与其他器件或电路进行连接，实现半导体封装结构100的实际电气应用。优选地，上述多个管脚120的暴露区102的端部平齐。本实施例中，多个管脚120的暴露区102的端部平齐指多个管脚120暴露区102的端部延伸至距离塑封体130同一表面相同的距离处。

图3示出了本实用新型第二实施例的半导体封装结构的正视图。

如图3所示，本实用新型第二实施例的半导体封装结构200同样包括基底210、多个管脚220以及塑封体230，基底210上可以包括基岛以及安装孔212，塑封体230覆盖该基岛，基岛上可以设有第一芯片，第一芯片上设有第二芯片。多个管脚220的数量仍然可以是六个，然而与第一实施例不同的是，本实施例的多个管脚220包括自左侧向右侧依次排列的第一管脚221、第二管脚222、第三管脚223、第四管脚224、第五管脚225以及第六管脚226。其中，第一管脚221与基岛直接连接，第二管脚222与第一芯片键合，第三管脚223至第六管脚226中，一部分与第一芯片键合，另一部与第二芯片键合。第一芯片例如是功率芯片，第二芯片例如是控制芯片。通过第二芯片层叠放置于第一芯片上，使原有的单基岛的引线框架实现双个或多个芯片在背部不导通情况下的合封，达到功率器件的功能要求。

将第一管脚221与第二管脚222之间的间距设置为第一间距d1，将第二管脚122与第三管脚123之间的间距设置为第二间距d2，将管脚组中的每个管脚之间的间距设置为第三间距d3，第一间距d1大于第二间距d2。其中，相邻管脚之间的间距指一个管脚的一侧至另一个管脚的对应一侧的距离，例如是相邻管脚中一个管脚的左侧到另一管脚的左侧的距离。在本实施例中，第一管脚121可以为半导体封装结构100的功率端管脚或高压端管脚，在一些优选实施例中，第一间距d1是第二间距d2的两倍，为了控制高压脚与相邻脚的爬电距离，具体参数跟产品电压有关，第一间距d1一般需大于1.5mm。在另一些优选实施例中，第二间距d2与第三间距d3相等。

根据本实用新型实第二施例的半导体封装结构，通过增加第一管脚与其他管脚之间的间距，提高功率端管脚或高压端管脚与相邻管脚间的爬电距离，当半导体封装结构为半导体功率器件时，解决了功率器件因爬电问题导致的失效。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本实用新型的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (15)

1.一种半导体封装结构，其特征在于，包括：

基岛；

第一芯片，位于所述基岛上；

至少一个第二芯片，所述至少一个第二芯片层叠于所述第一芯片上；以及

多个管脚，分别与所述基岛、所述第一芯片以及所述第二芯片电连接，

其中，所述基岛、所述第一芯片以及所述第二芯片通过所述多个管脚与外部电路连接。

2.根据权利要求1所述的半导体封装结构，其特征在于，所述多个管脚包括：

第一管脚，与所述基岛连接；

第二管脚，与所述第一管脚相邻，并与所述第一芯片连接；以及

管脚组，包括相邻的第三管脚至第N管脚，N为大于等于3的整数，所述管脚组中的每个所述管脚分别与所述第一芯片或所述第二芯片连接，

其中，所述第三管脚与所述第二管脚相邻设置。

3.根据权利要求2所述的半导体封装结构，其特征在于，所述第一管脚与所述第二管脚之间的间距为第一间距，所述第三管脚与所述第二管脚之间的间距为第二间距，所述管脚组中的每个所述管脚之间的间距为第三间距，

其中，所述第一间距大于所述第二间距。

4.根据权利要求3所述的半导体封装结构，其特征在于，所述第二间距为所述第一间距的两倍。

5.根据权利要求4所述的半导体封装结构，其特征在于，所述第二间距与所述第三间距相等。

6.根据权利要求2所述的半导体封装结构，其特征在于，所述第二管脚通过多条并联的键合导线与所述第一芯片键合。

7.根据权利要求2所述的半导体封装结构，其特征在于，每个所述管脚分别包括键合区，

所述第一管脚与所述第二管脚的键合区与所述第一芯片相连，

所述第三至第N管脚的键合区分别与所述第一芯片或所述第二芯片连接，

其中，所述第二管脚还包括与所述外部电路连接的暴露区，所述第二管脚的键合区的宽度大于所述第二管脚的暴露区的宽度。

8.根据权利要求2所述的半导体封装结构，其特征在于，所述第一管脚、所述第二管脚以及所述第三管脚按形状分为两组管脚，包括：

第一组管脚，呈弯折形状；以及

第二组管脚，呈竖直形状；

所述第一组管脚与所述第二组管脚交错排布。

9.根据权利要求1所述的半导体封装结构，其特征在于，所述第一芯片的面积大于所述第二芯片的面积，所述第一芯片包括承载区域，所述第二芯片用绝缘胶固定在所述承载区域上。

10.根据权利要求9所述的半导体封装结构，其特征在于，所述第一芯片与所述第二芯片包括内部连接区，所述第一芯片与所述第二芯片通过所述内部连接区电连接。

11.根据权利要求1-10任一所述的半导体封装结构，其特征在于，还包括基底，位于所述基岛下方，用于承载所述基岛。

12.根据权利要求11所述的半导体封装结构，其特征在于，所述基底呈矩形板状，并具有安装孔。

13.根据权利要求12所述的半导体封装结构，其特征在于，还包括塑封体，覆盖所述基岛、所述第一芯片、所述第二芯片以及部分所述基底，并暴露所述安装孔。

14.根据权利要求1-10任一所述的半导体封装结构，其特征在于，所述第一芯片包括功率芯片，

所述第二芯片包括控制芯片。

15.根据权利要求2-8任一所述的半导体封装结构，其特征在于，所述第一管脚包括功率管脚或高压端管脚，

所述第二管脚包括电流管脚。