CN208722878U - 半导体存储器电容连接线结构 - Google Patents

Abstract

本实用新型提供了一种半导体存储器电容连接线结构，包括：表面包含若干个间隔排布有源区的半导体衬底；位于半导体衬底上且与所述有源区相连接的若干个位线；层间介质层，填充于位线之间的间隙及位线外侧区域；第一电容连接孔，形成于层间介质层中，且位于位线之间的部分有源区上；第二电容连接孔，形成于层间介质层中，并通过层间介质层与第一电容连接孔分隔；导电层，填充于第一电容连接孔和第二电容连接孔中，下方连接有源区；隔离介质层，覆盖于导电层的侧壁。本实用新型中的电容连接线结构不仅能确保电容连接线结构具有良好的形貌及电性，还能加强电容连接线结构与位线的隔离效果，减少寄生电容。

Description

半导体存储器电容连接线结构

技术领域

本实用新型涉及半导体集成电路制造领域，特别是涉及一种半导体存储器电容连接线结构。

背景技术

目前，在半导体存储器制造过程中，在形成电容连接线结构时，一般通过先填充介质层，在介质层中形成电容连接线结构，而后在电容连接线结构上制备电容结构，以实现电容结构与有源区的导通。然而，形成电容连接线结构的现有工艺已无法适应随着器件尺寸减小而缩小的电容孔尺寸，对于纳米级且深宽比较大的电容孔刻蚀，极易出现因刻蚀导致的电容孔形貌不佳的情况；另一方面，电容孔与位线之间经常会出现因隔离性能不佳而产生寄生电容的情况。以上情况都会导致器件失效，影响产品良率。

因此，有必要提出一种新的半导体存储器电容连接线结构，解决上述问题。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体存储器电容连接线结构，用于解决现有技术中电容连接线结构形貌不佳且容易与位线产生寄生电容的问题。

为实现上述及其它相关目的，本实用新型提供一种半导体存储器电容连接线结构的制备方法，包括：

1)提供半导体衬底，所述半导体衬底的表面包含若干个间隔排布的有源区，在所述半导体衬底上形成有若干连接所述有源区的位线；

2)在所述半导体衬底上形成层间介质层，所述层间介质层填满所述位线之间的间隙及所述位线外侧区域；

3)在所述层间介质层内形成第一电容连接孔，所述第一电容连接孔分布于所述位线之间的部分所述有源区上，并暴露出部分所述有源区；

4)在所述第一电容连接孔内形成牺牲介质层，所述牺牲介质层至少填满所述第一电容连接孔；

5)在所述层间介质层内形成第二电容连接孔，所述第二电容连接孔分布于所述位线之间的部分所述有源区上，并暴露出部分所述有源区，且通过所述层间介质层与所述第一电容连接孔分隔；及

6)去除所述牺牲介质层，并在所述第一电容连接孔和所述第二电容连接孔中形成导电层，所述导电层填满所述第一电容连接孔和所述第二电容连接孔，分别形成第一电容连接线结构和第二电容连接线结构。

作为本实用新型的一种优选方案，在步骤6)中，在所述第一电容连接孔和所述第二电容连接孔中形成导电层之前，还包括在所述第一电容连接孔和所述第二电容连接孔的侧壁表面形成隔离介质层的步骤。

作为本实用新型的一种优选方案，在步骤6)中所形成的所述隔离介质层至少包含第一隔离介质层和第二隔离介质层，所述第一隔离介质层形成于所述第一电容连接孔和所述第二电容连接孔的侧壁表面，所述第二隔离介质层形成于所述第一隔离介质层的表面。

作为本实用新型的一种优选方案，在步骤3)中，形成所述第一电容连接孔的方法包括在所述层间介质层及所述位线的上方形成图形化的刻蚀阻挡层，以所述刻蚀阻挡层作为刻蚀掩膜，通过干法刻蚀形成所述第一电容连接孔。

作为本实用新型的一种优选方案，在步骤5)中，形成所述第二电容连接孔的方法包括在所述层间介质层、所述位线及所述牺牲介质层的上方形成图形化的刻蚀阻挡层，以所述刻蚀阻挡层作为刻蚀掩膜，通过干法刻蚀形成所述第二电容连接孔。

作为本实用新型的一种优选方案，在步骤4)中形成的所述牺牲介质层，除了填满所述第一电容连接孔，还分布于所述层间介质层的表面；在步骤5)中，通过干法刻蚀形成所述第二电容连接孔时，图形化的所述刻蚀阻挡层形成于所述牺牲介质层的表面，所述干法刻蚀还去除暴露出的部分所述牺牲介质层。

作为本实用新型的一种优选方案，在步骤6)中所形成的所述导电层至少包含第一导电层和第二导电层，所述第一导电层位于所述有源区的上方，所述第二导电层位于所述第一导电层的上方。

作为本实用新型的一种优选方案，在步骤1)中，在所述半导体衬底上形成所述位线前，还包括于所述半导体衬底内依次形成浅沟槽隔离结构及埋入式字线的步骤，所述若干有源区由所述浅沟槽隔离结构隔离。

本实用新型还提供了一种半导体存储器电容连接线结构，包括：

表面包含若干个间隔排布有源区的半导体衬底；

若干个位线，位于所述半导体衬底上，且与所述有源区相连接；

层间介质层，填充于所述位线之间的间隙及所述位线外侧区域；

第一电容连接孔，形成于所述层间介质层中，且位于所述位线之间的部分所述有源区上；

第二电容连接孔，形成于所述层间介质层中，且位于所述位线之间的部分所述有源区上，并通过所述层间介质层与所述第一电容连接孔分隔；

导电层，填充于所述第一电容连接孔和所述第二电容连接孔中，分别形成第一电容连接线结构和第二电容连接线结构，下方连接所述有源区；及

隔离介质层，覆盖于所述导电层的侧壁。

作为本实用新型的一种优选方案，所述隔离介质层至少包含第一隔离介质层和第二隔离介质层，所述第一隔离介质层形成于所述第一电容连接孔和所述第二电容连接孔的侧壁表面，所述第二隔离介质层形成于所述第一隔离介质层的表面。

作为本实用新型的一种优选方案，所述导电层至少包含第一导电层和第二导电层，所述第一导电层位于所述有源区的上方，所述第二导电层位于所述第一导电层的上方。

作为本实用新型的一种优选方案，所述半导体存储器电容连接线结构还包括形成于所述半导体衬底内的浅沟槽隔离结构及埋入式字线，所述若干有源区由所述浅沟槽隔离结构隔离。

如上所述，本实用新型提供一种半导体存储器电容连接线结构，具有以下有益效果：本实用新型通过引入两次光刻及刻蚀先后形成第一电容连接孔和第二电容连接孔的方法，避免了因刻蚀后电容连接孔形貌不佳而导致的电容连接线阻值不良的问题，使用本实用新型提供的半导体存储器电容连接线结构的制备方法得到的电容连接线结构不仅能确保电容连接线结构具有良好的小尺寸结构及阻值，还能通过复合介质层加强电容连接线结构与位线的隔离效果，减少寄生电容，提高电容连接线结构与介质层的接触性能。

附图说明

图1显示为一种现有技术中形成电容连接线结构的平面结构示意图。

图2显示为一种现有技术形成的电容连接线结构在图1中AA’处的截面示意图。

图3显示为现有技术中对导电层刻蚀后形成的理想沟槽形貌在图1中AA’处的局部截面图。

图4显示为现有技术中对导电层刻蚀后出现刻蚀停止沟槽时图1中AA’处的局部截面图。

图5显示为现有技术中对导电层刻蚀后出现鼓形侧壁沟槽时图1中AA’处的局部截面图。

图6显示为本实用新型实施例一中提供的半导体存储器电容连接线结构制备方法的流程图。

图7显示为本实用新型实施例一中形成电容连接线结构的平面结构示意图，其中，图7(A) 还显示了步骤3)中第一覆盖区域的覆盖范围，图7(B)还显示了步骤5)中第二覆盖区域的覆盖范围。

图8显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤1)～3)中形成层间介质层、硬掩膜层和第一光刻胶阻挡层后的截面结构示意图，其中，图8(A)是图7中AA’处的截面示意图，图8(B)是图7中BB’处的截面示意图，图8(C)是图7中CC’处的截面示意图。

图9显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤3)中形成第一电容连接孔后的截面结构示意图，其中，图9(A)是图7中AA’处的截面示意图，图9(B)是图7中BB’处的截面示意图，图9(C)是图7中CC’处的截面示意图。

图10显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤3)中去除硬掩膜层后的截面结构示意图，其中，图10(A)是图7中AA’处的截面示意图，图10(B)是图7 中BB’处的截面示意图，图10(C)是图7中CC’处的截面示意图。

图11显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤4)～5)中形成牺牲介质层及第二光刻胶阻挡层后的截面结构示意图，其中，图11(A)是图7中AA’处的截面示意图，图11(B)是图7中BB’处的截面示意图，图11(C)是图7中CC’处的截面示意图。

图12显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤5)中形成第二电容连接孔后的截面结构示意图，其中，图12(A)是图7中AA’处的截面示意图，图12(B) 是图7中BB’处的截面示意图，图12(C)是图7中CC’处的截面示意图。

图13显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤6)中去除牺牲介质层后的截面结构示意图，其中，图13(A)是图7中AA’处的截面示意图，图13(B)是图 7中BB’处的截面示意图，图13(C)是图7中CC’处的截面示意图。

图14显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤6)中沉积第一隔离介质层后的截面结构示意图，其中，图14(A)是图7中AA’处的截面示意图，图14(B) 是图7中BB’处的截面示意图，图14(C)是图7中CC’处的截面示意图。

图15显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤6)中对第一隔离介质层进行刻蚀后的截面结构示意图，其中，图15(A)是图7中AA’处的截面示意图，图 15(B)是图7中BB’处的截面示意图，图15(C)是图7中CC’处的截面示意图。

图16显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤6)中沉积第二隔离介质层后的截面结构示意图，其中，图16(A)是图7中AA’处的截面示意图，图16(B) 是图7中BB’处的截面示意图，图16(C)是图7中CC’处的截面示意图。

图17显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤6)中对第二隔离介质层进行刻蚀后的截面结构示意图，其中，图17(A)是图7中AA’处的截面示意图，图17(B)是图7中BB’处的截面示意图，图17(C)是图7中CC’处的截面示意图。

图18显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤6)中沉积第一导电层后的截面结构示意图，其中，图18(A)是图7中AA’处的截面示意图，图18(B)是图 7中BB’处的截面示意图，图18(C)是图7中CC’处的截面示意图。

图19显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤6)中回刻第一导电层后的截面结构示意图，其中，图19(A)是图7中AA’处的截面示意图，图19(B)是图 7中BB’处的截面示意图，图19(C)是图7中CC’处的截面示意图。

图20显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤6)中沉积第二导电层后的截面结构示意图，其中，图20(A)是图7中AA’处的截面示意图，图20(B)是图 7中BB’处的截面示意图，图20(C)是图7中CC’处的截面示意图。

图21显示为本实用新型实施例一中形成电容连接线结构制备方法中步骤6)中对第二导电层进行化学机械研磨后的截面结构示意图，其中，图21(A)是图7中AA’处的截面示意图，图21(B)是图7中BB’处的截面示意图，图21(C)是图7中CC’处的截面示意图。

元件标号说明

101 半导体衬底

102 有源区

103 埋入式字线

104 位线

105 浅沟槽隔离结构

106 电容连接线结构

107 第一介质层

107a 遮挡区域

107b 导电层刻蚀区域

108 导电层

109 第二介质层

201 半导体衬底

201a 有源区

202 浅沟槽隔离结构

203 埋入式字线

203a 字线隔离层

203b 导电材料层

203c 栅介质层

204 位线

204a 顶层介质层

204b 导线主体层

204c 隔离绝缘层

204d 侧墙结构

205 层间介质层

205a 第一电容连接孔

205b 第二电容连接孔

206 硬掩膜层

207 第一光刻胶阻挡层

207a 第一抗反射层

207b 第一覆盖区域

208 牺牲介质层

209 第二光刻胶阻挡层

209a 第二抗反射层

209b 第二覆盖区域

210 第一隔离介质层

211 第二隔离介质层

212 导电层

212a 第一导电层

212b 第二导电层

213 电容连接线结构

213a 第一电容连接线结构

213b 第二电容连接线结构

S1～S6 步骤1)～6)

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其它优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

在形成电容连接线结构的现有技术中，常常会因电容孔形貌不佳而导致电容连接电性不良。此外，电容连接线结构周边隔离介质层的隔离效果不佳也易于引发导线间的寄生电容增高，进而导致器件性能下降。

如图1所示，是形成电容连接线结构的一种现有技术方案的俯视图，图2是图1中AA’处的截面示意图。在一半导体衬底101内已形成有若干有源区102及埋入式字线103，若干位线104形成于所述半导体衬底101上，并连接所述有源区102，所述有源区102由浅沟槽隔离结构105所隔离。在所述半导体衬底101上制备电容连接线结构106时，先在所述位线104之间填充第一介质层107，然后在所述第一介质层107上通过光刻使光刻胶覆盖的遮挡区域107a，通过干法刻蚀将遮挡区域107a以外区域的所述第一介质层107去除。在刻蚀后，在去除介质层的区域中填充导电层108，并通过光刻和干法刻蚀，将导电层刻蚀区域107b中的所述导电层108去除，并填入第二介质层109实现隔离，最终形成所述电容连接线结构106。需要指出的是，图中椭圆形的电容连接线结构106仅是为了标注出该结构的设计位置，所述电容连接线结构106的实际形状是由光刻胶及位线104所共同定义的；为了简化图示，图2 中未标注有源区。

在上述现有技术方案中，对于所述导电层108的刻蚀是一道重要工艺步骤。图3是对所述导电层108刻蚀后AA’处的局部截面图，在刻蚀后得到的导电层沟槽108a的理想形貌应该是侧壁垂直且能够完全隔断两侧所述导电层108的垂直型沟槽。然而，在现有工艺中所述导电层108一般选择多晶硅材料，在多晶硅材料的刻蚀过程中，容易因刻蚀工艺不稳定而导致所述导电层沟槽108a形貌不佳。如图4所示，当刻蚀过程中在底部区域出现刻蚀停止(etch stop)缺陷时，所述刻蚀停止沟槽108b就无法完全隔断两侧的所述导电层108，进而使两侧形成的所述电容连接线结构106之间出现短路。如图5所示，当刻蚀过程中由于侧壁沉积保护不佳而出现鼓形侧壁(bowing profile)缺陷时，就会导致两侧形成的所述电容连接线结构106的阻值不均匀，局部阻值过高甚至断路。

请参阅图6至图21，本实用新型提供了一种半导体存储器电容连接线结构的制备方法，包括如下步骤：

1)提供半导体衬底201，所述半导体衬底201的表面包含若干个间隔排布的有源区201a，在所述半导体衬底201上形成有若干连接所述有源区201a的位线204；

2)在所述半导体衬底201上形成层间介质层205，所述层间介质层205填满所述位线204 之间的间隙及所述位线204外侧区域；

3)在所述层间介质层205内形成第一电容连接孔205a，所述第一电容连接孔205a分布于所述位线204之间的部分所述有源区201a上，并暴露出部分所述有源区201a；

4)在所述第一电容连接孔205a内形成牺牲介质层208，所述牺牲介质层208至少填满所述第一电容连接孔205a；

5)在所述层间介质层205内形成第二电容连接孔205b，所述第二电容连接孔205b分布于所述位线204之间的部分所述有源区201a上，并暴露出部分所述有源区201a，且通过所述层间介质层205与所述第一电容连接孔205a分隔；及

6)去除所述牺牲介质层208，并在所述第一电容连接孔205a和所述第二电容连接孔205b 中形成导电层212，所述导电层212填满所述第一电容连接孔205a和所述第二电容连接孔 205b，分别形成第一电容连接线结构213a和第二电容连接线213b结构。

在步骤1)中，请参阅图6的S1步骤、图7(A)及图8(A)～(C)，提供半导体衬底201，所述半导体衬底201的表面包含若干个间隔排布的有源区201a，在所述半导体衬底201上形成有若干连接所述有源区201a的位线204。可选地，在所述半导体衬底201上形成所述位线204前，还包括于所述半导体衬底内依次形成浅沟槽隔离结构202及埋入式字线203的步骤，所述若干有源区201a由所述浅沟槽隔离结构202隔离。其中，所述埋入式字线203形成于所述半导体衬底201的沟槽之中，包括栅介质层203c、导电材料层203b及字线隔离层203a。所述栅介质层203c形成于所述沟槽的底部及侧壁，所述导电材料层203b形成于所述沟槽内，所述字线隔离层203a位于所述导电材料层203b上方，与所述栅介质层203c一同包裹所述导电材料层203b，所述导电材料层203b通过所述栅介质层203c与所述有源区201a连接。所述位线204包括叠层结构及覆盖于所述叠层结构外围的侧墙结构204d，所述叠层结构包括由下至上依次叠置的隔离绝缘层204c、导线主体层204b及顶层介质层204a。构成所述导线主体层204b材料包括钨或钨的复合物，所述隔离绝缘层204c、所述顶层介质层204a及所述侧墙结构204d的材料包括氮化硅。所述位线204经由所述位线接触204e与所述有源区201a相连接，形成所述位线接触204e的材料包含钨或多晶硅。需要指出的是，为了简化图示方便标注，本实施例中平面结构图对应的横截面图中不再标出有源区；图8(A)是图7(A)中AA’处的截面示意图，图8(B)是图7(A)中BB’处的截面示意图，图8(C)是图7(A)中CC’处的截面示意图，图9至图21中(A)～(C)的对应关系与图8所述相同。

在步骤2)中，请参阅图6的S2步骤、图7(A)及图8(A)～(C)，在所述半导体衬底201上形成层间介质层205，所述层间介质层205填满所述位线204之间的间隙及所述位线204外侧区域。可选地，所述层间介质层205包含二氧化硅层，所述二氧化硅层是由旋转涂覆法得到的旋涂电介质(SOD,spin on dielectric)二氧化硅形成。在本实施例中，所述层间介质层205 的上表面与所述位线204的上表面齐平。

在步骤3)中，请参阅图6的S3步骤，图7(A)及图8(A)～(C)至图10(A)～(C)，在所述层间介质层205内形成第一电容连接孔205a，所述第一电容连接孔205a分布于所述位线204之间的部分所述有源区201a上，并暴露出部分所述有源区201a。可选地，形成所述第一电容连接孔205a的方法包括在所述层间介质层205及所述位线204的上方形成图形化的刻蚀阻挡层，以所述刻蚀阻挡层作为刻蚀掩膜，通过干法刻蚀形成所述第一电容连接孔205a。在本实施例中，在所述层间介质层205及所述位线204的上表面沉积硬掩膜层206。所述硬掩膜层206包含旋涂碳材料层(SOC,spin on carbon)。在所述硬掩膜层206的上表面涂布第一抗反射层207a及第一光刻胶阻挡层207，通过曝光并显影得到图形化的所述第一光刻胶阻挡层207，如图图8(A)～(C)所示。如图7(A)所示，所述图形化的所述第一光刻胶阻挡层207的覆盖范围如第一覆盖区域207b所示。所述第一抗反射层207a包含氮氧化硅层。以所述第一光刻胶阻挡层207作为刻蚀掩膜，通过干法刻蚀得到所述第一电容连接孔205a。由于所述第一光刻胶阻挡层207较薄，当其在刻蚀过程中耗尽时，改为以其下层的所述硬掩膜层206作为刻蚀掩膜，继续刻蚀过程。可选地，所述干法刻蚀的压力范围在30～50mT之间，3Mhz射频功率范围在2000～4000W之间，40Mhz射频功率范围在1000～3000W之间，刻蚀气体的组分包含C₄F₆/C₄F₈/O₂/Ar，在刻蚀由氮氧化硅构成的所述第一抗反射层207a时，还可以在所述刻蚀气体中掺杂CHF₃等CHF系气体，以提高对氮氧化硅层的刻蚀速率，而当刻蚀至所述层间介质层205时，不再掺杂使用CHF₃等CHF系气体，以提高对氮化硅的选择比，减少对所述位线204中的由氮化硅组成的所述侧墙结构204d及所述顶层介质层204a的损伤。最终在所述干法刻蚀后得到所述第一电容连接孔205a，如图9(A)～(C)所示。通过灰化(plasma ashing)去除刻蚀后残余的所述硬掩膜层206，如图10(A)～(C)所示。

在步骤4)中，请参阅图6的S4步骤，图7(A)及图11(A)～(C)，在所述第一电容连接孔 205a内形成牺牲介质层208，所述牺牲介质层208至少填满所述第一电容连接孔205a。可选地，所述牺牲介质层208旋涂碳材料层(SOC,spin on carbon)，所述牺牲介质层208还覆盖了所述层间介质层205及所述位线204的上表面，所述牺牲介质层208的上表面高于所述位线204的上表面的范围介于200～400nm，本实施例中优选为300nm。

在步骤5)中，请参阅图6的S5步骤，图7(A)、(B)及图11(A)～(C)至图12(A)～(C)，在所述层间介质层205内形成第二电容连接孔205b，所述第二电容连接孔205b分布于所述位线204之间的部分所述有源区201a上，并暴露出部分所述有源区201a，且通过所述层间介质层205与所述第一电容连接孔205a分隔。可选地，形成所述第二电容连接孔205b的方法包括在所述层间介质层205、所述位线204及所述牺牲介质层208的上方形成图形化的刻蚀阻挡层，以所述刻蚀阻挡层作为刻蚀掩膜，通过干法刻蚀形成所述第二电容连接孔205b。在本实施例中，在所述牺牲介质层208的上表面涂布第二抗反射层209a及第二光刻胶阻挡层209，通过曝光并显影得到图形化的所述第二光刻胶阻挡层209，如图11(A)～(C)所示。如图7(B) 所示，所述图形化的所述第二光刻胶阻挡层209的覆盖范围如第二覆盖区域209b所示。通过干法刻蚀得到所述第二电容连接孔205b，如图12(A)～(C)所示。由于所述第二光刻胶阻挡层 209较薄，当其在刻蚀过程中耗尽时，改为以其下层的所述牺牲介质层208作为刻蚀掩膜，继续刻蚀过程。可选地，所述干法刻蚀的压力范围在30～50mT，3Mhz功率范围在2000～4000W， 40Mhz功率范围在1000～3000W，刻蚀气体的组分包含C₄F₆/C₄F₈/O₂/Ar，在刻蚀所述第一抗反射层207a时，所述刻蚀气体还可以掺杂CHF₃，以提高对氮氧化硅层的刻蚀速率，而当刻蚀至所述层间介质层205时，不再掺杂使用CHF₃等CHF系气体，以提高对氮化硅的选择比，减少对所述位线204中的所述侧墙结构204d及所述顶层介质层204a的损伤。

在步骤6)中，请参阅图6的S6步骤，图7(A)及图12(A)～(C)至图21(A)～(C)，去除所述牺牲介质层208，并在所述第一电容连接孔205a和所述第二电容连接孔205b中形成导电层 212，所述导电层212填满所述第一电容连接孔205a和所述第二电容连接孔205b，分别形成第一电容连接线结构213a和第二电容连接线213b结构。可选地，通过灰化方式去除所述牺牲介质层208，暴露出所述第一电容连接孔205a，如图13(A)～(C)所示。如图7(A)所示，在本实用新型中，所述电容连接线结构213分为第一电容连接线结构213a和第二电容连接线结构 213b，分别由第一电容连接孔205a和第二电容连接孔205b中填充所述导电层212后形成。

作为示例，在所述第一电容连接孔205a和所述第二电容连接孔205b中形成导电层之前，还包括在所述第一电容连接孔205a和所述第二电容连接孔205b的侧壁表面形成隔离介质层的步骤。所述隔离介质层至少包含第一隔离介质层210和第二隔离介质层211，所述第一隔离介质层210形成于所述第一电容连接孔205a和所述第二电容连接孔205b的侧壁表面，所述第二隔离介质层211形成于所述第一隔离介质层210的表面。可选地，在形成所述第一隔离介质层210时，使用原子层沉积(ALD,atomic layer deposition)在所述位线204的上表面、所述层间介质层205的上表面及所述第一电容连接孔205a和所述第二电容连接孔205b的侧壁及底部沉积所述第一隔离介质层210，所述第一隔离介质层210包含二氧化硅层，如图 14(A)～(C)所示。通过干法刻蚀去除所述位线204的上表面、所述层间介质层205的上表面及所述第一电容连接孔205a和所述第二电容连接孔205b的底部沉积的所述第一隔离介质层 210，如图15(A)～(C)所示。所述干法刻蚀的压力范围在5～50mT之间，TCP功率范围在 500～800W之间，偏压范围在100～500V之间，刻蚀气体的组分包含CF₄/C₄F₈/CHF₃/O₂/Ar。在刻蚀后，继续使用原子层沉积在所述位线204的上表面、所述层间介质层205的上表面、所述第一隔离介质层210的表面及所述第一电容连接孔205a和所述第二电容连接孔205b的底部沉积所述第二隔离介质层211，所述第二隔离介质层211包含氮化硅层，如图16(A)～(C) 所示。通过干法刻蚀去除所述位线204的上表面、所述层间介质层205的上表面及所述第一电容连接孔205a和所述第二电容连接孔205b的底部沉积的所述第二隔离介质层211，如图 17(A)～(C)所示。所述干法刻蚀的压力范围在5～50mT之间，TCP功率范围在500～800W之间，偏压范围在100～500V之间，刻蚀气体的组分包含CF₄/CHF₃/O₂/Ar。在刻蚀后，所述第二隔离介质层211仅覆盖在所述第一隔离介质层210的表面。通过形成第一隔离介质层210和所述第二隔离介质层211，所述加上所述位线204侧壁上由氮化硅层构成的所述侧墙结构204d，在所述位线204与所述电容连接孔之间形成了氮化硅-二氧化硅-氮化硅(N-O-N)的复合层隔离结构，如图17(A)～(C)所示。

作为示例，所形成的所述导电层212至少包含第一导电层212a和第二导电层212b，所述第一导电层212a位于所述有源区的上方，所述第二导电层212b位于所述第一导电层212a 的上方。可选地，所述第一导电层212a包含多晶硅层，通过化学气相沉积在所述第一电容连接孔205a和所述第二电容连接孔205b内沉积所述第一导电层212a，在本实施例中，还在所述位线204及所述层间介质层205的上表面沉积所述第一导电层212a，如图18(A)～(C)所示。对所述第一导电层212a进行回刻，使所述第一导电层212a的上表面低于所述位线204的上表面，如图19(A)～(C)所示。在所述第一电容连接孔205a和所述第二电容连接孔205b内所述第一导电层212a的上表面沉积所述第二导电层212b，所述第二导电层212b包含钨或钨的复合物。在本实施例中，还在所述位线204及所述层间介质层205的上表面沉积所述第二导电层212b，如图20(A)～(C)所示。通过化学机械研磨(CMP)对所述第二导电层212b进行研磨，并暴露出下层的所述位线204、所述层间介质层205、所述第一隔离介质层210和所述第二隔离介质层211的顶部，使整个顶部表面齐平。所述导电层212填充于所述第一电容连接孔205a 和所述第二电容连接孔205b中，分别形成了所述第一电容连接线结构213a和所述第二电容连接线结构213b，如图21(A)～(C)所示。

实施例二

请参阅图7(A)、图8(A)～(C)、图13(A)～(C)、图17(A)～(C)及图21(A)～(C)，本实用新型还提供了一种半导体存储器电容连接线结构，包括：

表面包含若干个间隔排布有源区201a的半导体衬底201；

若干个位线204，位于所述半导体衬底201上，且与所述有源区201a相连接；

层间介质层205，填充于所述位线204之间的间隙及所述位线204外侧区域；

第一电容连接孔205a，形成于所述层间介质层205中，且位于所述位线204之间的部分所述有源区201a上；

第二电容连接孔205b，形成于所述层间介质层205中，且位于所述位线204之间的部分所述有源区上201a，并通过所述层间介质层205与所述第一电容连接孔205a分隔；

导电层212，填充于所述第一电容连接孔205a和所述第二电容连接孔205b中，分别形成第一电容连接线结构213a和第二电容连接线结构213b，下方连接所述有源区201a；及

隔离介质层，覆盖于所述导电层212的侧壁。

如图7(A)和图21(A)～(C)所示，提供一包含若干个间隔排布有源区201a的半导体衬底 201，所述半导体衬底201上设置有若干个位线204，所述位线204与所述有源区201a相连接。在所述位线204之间的间隙及所述位线204外侧区域填充层间介质层205，并在所述层间介质层205中形成第一电容连接孔205a和第二电容连接孔205b，如图13(A)～(C)所示。在所述第一电容连接孔205a和所述第二电容连接孔205b中填充导电层212，分别形成第一电容连接线结构213a和第二电容连接线结构213b，如图21(A)～(C)所示。所述导电层212的侧壁还形成有隔离介质层。所述位线204包括叠层结构及覆盖于所述叠层结构外围的侧墙结构 204d，所述叠层结构包括由下至上依次叠置的隔离绝缘层204c、导线主体层204b及顶层介质层204a。构成所述导线主体层204b材料包括钨或钨的复合物，所述隔离绝缘层204c、所述顶层介质层204a及所述侧墙结构204d的材料包括氮化硅。所述位线204经由所述位线接触204e与所述有源区201a相连接，形成所述位线接触204e的材料包含钨或多晶硅，如图 8(A)～(C)所示。

作为示例，所述隔离介质层至少包含第一隔离介质层210和第二隔离介质层211，所述第一隔离介质层210形成于所述第一电容连接孔205a和所述第二电容连接孔205b的侧壁表面，所述第二隔离介质层211形成于所述第一隔离介质层210的表面。如图17(A)～(C)所示，所述第一隔离介质层210和所述第二隔离介质层211依次形成于所述第一电容连接孔205a和所述第二电容连接孔205b的侧壁。可选地，所述第一隔离介质层210包含二氧化硅层，所述第二隔离介质层211包含氮化硅层。

作为示例，所述导电层212至少包含第一导电层212a和第二导电层212b，所述第一导电层212a位于所述有源区201a的上方，所述第二导电层212b位于所述第一导电层212a的上方。可选地，所述第一导电层212a包含多晶硅层，所述第二导电层212b包含钨或钨的复合物。所述第二导电层212b的上表面与所述位线204的上表面齐平，如图21(A)～(C)所示。

作为示例，所述半导体存储器电容连接线结构还包括形成于所述半导体衬底201内的浅沟槽隔离结构202及埋入式字线203，所述若干有源区203a由所述浅沟槽隔离结构202隔离。可选地，所述埋入式字线203形成于所述半导体衬底201的沟槽之中，包括栅介质层203c、导电材料层203b及字线隔离层203a，如图8(A)～(C)所示。

综上所述，本实用新型提供了一种半导体存储器电容连接线结构，包括：表面包含若干个间隔排布有源区的半导体衬底；若干个位线，位于所述半导体衬底上，且与所述有源区相连接；层间介质层，填充于所述位线之间的间隙及所述位线外侧区域；第一电容连接孔，形成于所述层间介质层中，且位于所述位线之间的部分所述有源区上；第二电容连接孔，形成于所述层间介质层中，且位于所述位线之间的部分所述有源区上，并通过所述层间介质层与所述第一电容连接孔分隔；导电层，填充于所述第一电容连接孔和所述第二电容连接孔中，分别形成第一电容连接线结构和第二电容连接线结构，下方连接所述有源区；隔离介质层，覆盖于所述导电层的侧壁。本实用新型通过引入两次光刻及刻蚀先后形成第一电容连接孔和第二电容连接孔的方法，避免了因刻蚀后电容连接孔形貌不佳而导致的电容连接线阻值不良的问题，使用本实用新型提供的半导体存储器电容连接线结构的制备方法得到的电容连接线结构不仅能确保电容连接线结构具有良好的小尺寸结构及阻值，还能通过复合介质层加强电容连接线结构与位线的隔离效果，减少寄生电容，提高电容连接线结构与介质层的接触性能。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (4)

1.一种半导体存储器电容连接线结构，其特征在于，包括：

表面包含若干个间隔排布有源区的半导体衬底；

若干个位线，位于所述半导体衬底上，且与所述有源区相连接；

层间介质层，填充于所述位线之间的间隙及所述位线外侧区域；

第一电容连接孔，形成于所述层间介质层中，且位于所述位线之间的部分所述有源区上；

第二电容连接孔，形成于所述层间介质层中，且位于所述位线之间的部分所述有源区上，并通过所述层间介质层与所述第一电容连接孔分隔；

导电层，填充于所述第一电容连接孔和所述第二电容连接孔中，分别形成第一电容连接线结构和第二电容连接线结构，下方连接所述有源区；及

隔离介质层，覆盖于所述导电层的侧壁。

2.根据权利要求1所述的半导体存储器电容连接线结构，其特征在于，所述隔离介质层至少包含第一隔离介质层和第二隔离介质层，所述第一隔离介质层形成于所述第一电容连接孔和所述第二电容连接孔的侧壁表面，所述第二隔离介质层形成于所述第一隔离介质层的表面。

3.根据权利要求1所述的半导体存储器电容连接线结构，其特征在于，所述导电层至少包含第一导电层和第二导电层，所述第一导电层位于所述有源区的上方，所述第二导电层位于所述第一导电层的上方。

4.根据权利要求1所述的半导体存储器电容连接线结构，其特征在于，所述半导体存储器电容连接线结构还包括形成于所述半导体衬底内的浅沟槽隔离结构及埋入式字线，所述若干有源区由所述浅沟槽隔离结构隔离。