CN208488976U

CN208488976U - 具有低功率sram保持模式的设备

Info

Publication number: CN208488976U
Application number: CN201721870726.6U
Authority: CN
Inventors: V·梅内塞斯
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2016-12-29
Filing date: 2017-12-28
Publication date: 2019-02-12
Anticipated expiration: 2027-12-28
Also published as: US10068638B2; US20180190343A1

Abstract

本申请公开了具有低功率SRAM保持模式的设备。公开了存储器阵列(300A)和集成电路。存储器阵列包括第一组和第二组存储器元件和五个开关(S1‑S5)。第一组存储器元件的每个存储器元件耦合到上轨道和第一节点，而第二组存储器元件的每个存储器元件耦合到第二节点和下轨道。第一开关(S1)耦合在第一节点与第二节点之间；第二开关(S2)耦合在第一节点和下轨道之间；以及第三开关(S3)耦合在第二节点和上轨道之间。第四开关(S4)耦合在第一节点和是下轨道上方的一个二极管压降的电压之间，并且第五开关(S5)耦合在第二节点和是上轨道下方的一个二极管压降的电压之间。

Description

具有低功率SRAM保持模式的设备

技术领域

所公开的实施例总体上涉及计算机存储器领域。更具体地，并且不通过任何限制，本公开涉及具有低功率SRAM保持模式的设备。

背景技术

静态随机存取存储器(SRAM)用在大多数片上系统(SoC)装置上。包括物联网(IoT)装置的许多手持装置需要非常低的功耗和长的电池寿命，但是通常需要这些装置长时间保持SRAM的内容。当至SRAM的电力被关断时，存储在位单元中的数据丢失。然而，当位单元空闲时，即不被读取或写入时，位单元可以被置于保持模式，这使用更少的电力。这是可能的，因为在保持模式期间可以减小SRAM的电压余量(headroom)，因为当字线断开时的静态噪声容限比在字线开启时存取位单元期间更好。减小的余量导致通过位单元的较低泄漏电流。然而，这些系统可能需要很大的占空比，并且通常能量不足，所以即使减小了电压余量，在保持模式期间的SRAM泄漏也是任何SoC的功率预算的重要部分。因此，在保留模式中电力的使用是至关重要的。

实用新型内容

所公开的实施例提供位单元的堆叠，使得第一组位单元可在保持模式期间耦合到第二组位单元，允许来自第一组位单元的泄漏电流被传递到第二组位单元。位于第一组和第二组位单元之间的开关电路在三种模式之间切换：当第一组和第二组位单元分别耦合到上轨道(rail)和下轨道时的功能模式，当第一组和第二组位单元耦合到一起时的保持模式，以及短暂过渡模式，在短暂过渡模式中，第一组位单元通过二极管耦合到下轨道，并且第二组位单元通过二极管耦合到上轨道。

在一个方面，公开了一种存储器阵列的实施例。存储器阵列包括第一多个存储器元件，第一多个存储器元件中的每个存储器元件耦合到上轨道及第一节点；第二多个存储器元件，第二多个存储器元件中的每个存储器元件耦合到第二节点和下轨道；耦合在第一节点和第二节点之间的第一开关；耦合在第一节点和下轨道之间的第二开关；耦合在第二节点和上轨道之间的第三开关；第四开关，其耦合在第一节点与是在下轨道上方的一个二极管压降的电压之间；以及第五开关，其耦合在第二节点与是在上轨道下方的一个二极管压降的电压之间。

在另一方面，公开了一种集成电路的实施例。集成电路包括第一多个静态随机存取存储器(SRAM)位单元，第一多个SRAM位单元中的每个位单元耦合到上轨道、第一节点和第一位线对；第二多个SRAM位单元，第二多个SRAM位单元中的每个位单元耦合到第二节点、下轨道以及第二位线对；以及耦合到第一节点和第二节点的开关电路，当第一和第二多个SRAM位单元处于保持模式时，开关电路操作以将第一节点耦合到第二节点。

附图说明

在附图中，通过示例而非限制的方式来说明本公开的实施例，在附图中相同的附图标记表示类似的元件。应该注意的是，在本公开中对“一个(an或one)”实施例的不同参考不一定是相同的实施例，并且这种参考可能意味着至少一个。此外，当结合实施例描述特定的特征、结构或特性时，认为结合其它实施例实现这种特征、结构或特性是在本领域技术人员的知识范围内，无论是没有明确描述。如本文所使用的，术语“耦合(couple或couples)”旨在表示间接的或直接的电连接，除非被认定为可以包括无线连接的“可通信耦合”。因此，如果第一装置耦合到第二装置，则该连接可以通过直接电连接，或通过经由其它装置和连接的间接电连接。

附图被结合到说明书中并形成说明书的一部分，以说明本公开的一个或更多个示例性实施例。本公开的各种优点和特征将从以下结合所附权利要求并参考附图进行的详细描述中理解，在附图中：

图1A描绘了根据本公开实施例的在功能模式期间一对堆叠的位单元的电路图；

图1B描绘了根据本公开实施例的在保持模式期间该对堆叠的位单元的电路图。

图2描绘了根据本公开实施例的在保持模式期间经由开关电路耦合的两组位单元；

图3A描绘了根据本公开的实施例的用以选择性地耦合两组位单元的开关电路的示意图；

图3B描绘了根据本公开的实施例的用于选择性地耦合两组位单元的开关电路的实施方式；

图4描绘了根据本公开的实施例的经耦合以控制图3的开关电路的一组信号；

图5描绘了根据现有技术的位单元在功能模式期间被耦合时的位单元；以及

图6描绘了根据现有技术的位单元在保持模式期间被耦合时的位单元。

具体实施方式

现在将参考附图详细描述本实用新型的具体实施例。在本实用新型的实施例的以下详细描述中，阐述了许多具体细节以便提供对本实用新型更透彻的理解。然而，对于本领域的普通技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践本实用新型。在其它情况下，众所周知的特征没有被详细描述以避免不必要地使描述复杂化。

图5描绘了根据现有技术的SRAM位单元500，示出了当位单元500处于功能模式并且可被读取或写入时的连接。在所示的实施例中，位单元500包括使用两个交叉耦合的反相器形成的锁存器502，以及在读取和写入操作期间控制对锁存器502的存取的两个存取晶体管M5、M6。第一反相器包括p型晶体管M1和n型晶体管M2，它们具有耦合在一起的相应漏极，而晶体管M1的源极耦合到上轨道，并且晶体管M2的源极耦合到下轨道。类似地，第二反相器包括具有耦合在一起的相应漏极的p型晶体管M3和n型晶体管M4，而晶体管M3的源极耦合到上轨道，并且晶体管M4的源极耦合到下轨道。晶体管M1、M2的栅极耦合到晶体管M3和M4的漏极之间的点，而晶体管M3、M4的栅极耦合到晶体管M1和M2的漏极之间的点。存取晶体管M5具有分别耦合到位线BL和晶体管M1、M2的漏极的源极/漏极端子；存取晶体管M6具有分别耦合到位线BL#和晶体管M3、M4的漏极的源极/漏极端子。晶体管M5、M6两者由字线WL控制。在一个实施例中，晶体管M1、M3是p型金属氧化物硅(PMOS)晶体管，而晶体管M2、M4、M5、M6是n型金属氧化物硅(NMOS)晶体管。

图6描绘了相同的位单元在保持模式期间被耦合时的位单元600。在保持模式期间，位单元600的余量被减小以便减少通过位单元的泄漏电流。余量的该减小可以通过减小V_DD上的电压或提高V_SS上的电压来实现。通常在位单元和位单元阵列的轨道中的一个之间插入二极管，而不是在保持模式期间提供单独的电源电压以供使用。如图6中所示，二极管被实现为二极管耦合的晶体管M_RD，其耦合在晶体管M2、M4的源极与下轨道之间。在没有具体示出的第二实施例中，二极管耦合的晶体管M_RD反而耦合在上轨道和晶体管M1、M3的源极之间。晶体管M_RD通常被设计为使得电路的大约一半的电压落在位单元两端，并且剩下一半的电压落在晶体管M_RD两端。理论上可以进一步减小电压，因为大多数的位单元可以用仅仅正常电压的四分之一来保持信息。然而，由于整个阵列的处理中的变化，位单元中通常存在离群值/异常数据(outlier)，其需要更大的电压来保持信息。出于这个原因，通常将电压减小大约一半，从而按比例减小泄漏电流。

在电流减半的情况下，SRAM的功率预算也减半。当前，用于提供用于保持模式的减小的电压的二极管与位单元堆叠，即，位单元物理地覆盖二极管。为了节省电力，已经提出了堆叠各种完整模块的建议，诸如处理器/处理器堆叠、存储器/处理器堆叠以及存储器/存储器堆叠。大多数提出的技术需要电平移位器开销，并且许多技术在处理堆叠方面是复杂的。

现在参考图1A和1B，这些图描绘了一对位单元的电路图，示出了在功能模式和保持模式下都存在的连接。在图1A和1B中，位单元102堆叠在位单元104上方。开关电路分离位单元102、104并操作以选择性地连接两个位单元，其中，开关电路106A描绘在功能模式期间的连接，并且开关电路106B描绘在保持模式期间的连接。电路图100A描绘了在功能模式期间当位单元102和位单元104能够被读取和写入时的两个位单元102、104。在功能模式中，开关电路106A不提供位单元102和位单元104之间的连接，即位单元102的晶体管M2和M4耦合到下轨道，并且位单元104的晶体管M1和M3耦合到上轨道；两个位单元正常操作。电路图100B描绘了在保持模式期间当可以减小电压以节省功率时的两个位单元102、104。在保持模式中，开关电路106B将位单元102中的第一节点112(其耦合到晶体管M2和M4的源极)耦合到位单元104中的第二节点114(其耦合到晶体管M1和M3的源极)。当这种耦合发生时，单个位单元两端的正常电压降现在将在两个位单元102、104两端共享。将两个位单元102、104耦合在一起允许来自位单元102的泄漏电流被位单元104利用。先前在耦合到位单元102的二极管中丢失的百分之五十功率现在用于在位单元104中的保持。不需要电平移位器来确保两个位单元的适当电压。下面提供利用位单元102、104和开关电路系统106的电路系统的更多细节。

虽然图1A和图1B中所示的实施例在保持模式期间提供期望的电力使用节省，但是当在硅中实现时，为每对位单元提供开关电路利用存储器芯片上大量的基板面(realestate)。图2描绘了根据本公开的实施例的存储器阵列200的一部分的电路图，其中位单元组在保持模式期间经由开关电路耦合。在存储器阵列200中，每个位单元208被示出为具有五个连接的黑盒子：字线WL、两个位线BL和BL#以及直接或间接引导到V_DD和V_SS的两个电源连接。存储器阵列200的上部分201描绘排列成四行和三列的总共十二个位单元208，并且存储器阵列200的下部分203示出排列成四行和三列的另外十二个位单元208。在示为存储器阵列200的一个实施例中，位单元208的三个组202A、202B、202C示出在部分201中，并且位单元208的三个组204A、204B、204C示出在部分203中。将理解到，只有存储器阵列200中的数百或数千个位单元的一部分在此被示出，并且单个字线或位线可以耦合到一百个或更多个位单元。在所示的实施例中，位单元208可以是如图1A和1B所示的六晶体管的位单元，但也可以是SRAM位单元的任何其它配置，例如4、8或10个晶体管的位单元。

在部分201中，位单元208的每行耦合到字线WLT0、WLT1、WLT2、WLT3中的一个，并且位单元208的每个组202A、202B、202C、204A、204B、204C耦合到一对位线(BL0，BL0#)、(BL1，BL1#)、(BL2，BL2#)。部分201中的每个位单元208耦合到上轨道V_DD，并且部分201中的位单元208的每个组202A、202B、202C耦合到相应的公共节点212A、212B、212C，该公共节点用于将位单元208的相应组212C、212B、212C直接或间接地耦合到下轨道V_SS。用于每个组202A、202B、202C的公共节点212A、212B、212C耦合到相应的开关206A、206B、206C。类似地，在部分203中，位单元208的每行耦合到字线WLB0、WLB1、WLB2、WLB3中的一个，并且位单元208的每个组204A、204B、204C耦合到与部分201中对应的组相同的位线对中的一个。部分203中的每个位单元208耦合到下轨道，即V_SS，并且组204A、204B、204C中的每个位单元208耦合到相应的公共节点214A、214B、214C，其用于将位单元208的该组204A、204B、204C直接或间接地耦合到上轨道V_DD。用于每个组204A、204B、204C的公共节点214A、214B、214C耦合到相应的开关电路206A、206B、206C。在一个实施例中，位单元201的第一部分物理地设置在覆盖位单元203的第二部分的位置中；并且该组开关206A、206B、206C位于位单元的部分201、203之间，即，部分201堆叠在的开关206A、206B、206C(其堆叠在部分203的顶部上)的顶部上。

使用图2中所示的实施例不仅节省了大量开关所需的面积，而且还允许对来自组202A、202B、202C中的多个单元的泄漏的平均化，以及对组204A、202B、202C中的多个单元的需求进行平均化。通常，通过开关电路206A耦合的组202A和组204A将在每个中具有相同数量的位。在组202A、204A中并行的多个位有助于平均由于过程变化而引起的来自位对位的泄漏中的变化。这反过来致使两个堆叠更公平地分配总电源电压。在没有具体示出的一个实施例中，使用单个共享的公共开关。部分201变成单个组，其中，组201中的每个位单元耦合到单个公共节点，该公共节点也耦合到单个开关电路以耦合到下轨道。类似地，部分203然后变成单个组，其中，组203中的每个位单元耦合到单个公共节点，该单个公共节点也耦合到单个开关电路以耦合到上轨道。

图3A描绘了共享开关电路306的两个位组302、304的示意性电路图300A，该开关电路306可以是图2的开关206A、206B、206C中的任何一个。在一个实施例中，第一位组302和第二位组304共享一对公共的位线BL和BL#。位组302耦合到上功率轨道V_DD，并且位组304耦合到也被称为V_SS的下轨道。位组302的节点308和位组304的节点310各自耦合到开关电路306，使得在保持模式期间可以选择性地耦合位组。虽然有可能将两个位组直接从功能模式切换到其中位组302、304被耦合的保持模式，但是这样做可导致位单元阵列内的讹误(corruption)。为了提供适当的过渡，开关电路306被配置为仅在短暂地移动到过渡模式之后从功能模式切换到保持模式或从保持模式切换到功能模式，在过渡模式中，使用二极管来减小流过位单元组302、304中的每个的电流。开关电路306通常很短的时间切换到过渡模式，同时电路被允许稳定，然后切换到期望的模式。

为了适应过渡模式的需要，开关电路306包含五个开关：S1-S5。开关S1在闭合时提供位组302和位组304之间的直接耦合，使得来自位组302的泄漏电流可以用于对位组304进行供电；只有在信号R为开启时，S1才会闭合以指示保持模式。当位组302、304可被写入或读取时，开关S2和S3由指示功能模式的信号F闭合。当闭合时，开关S2将位组302的节点308耦合到下轨道，并且开关S4将位组304耦合到上轨道。开关S4和S5由信号T控制并仅在短暂过渡模式期间使用。当闭合时，开关S4通过二极管D1将位组302耦合到下轨道，使得节点308耦合到是在下轨道上方的一个二极管压降的电压，并且开关S5通过二极管D2将位组304耦合到上轨道，使得节点310耦合到是在上轨道下方的一个二极管压降的电压。如通过图3A的右侧所示的电压所看到的，当开关S1闭合时，电路两端的电压降大致相等地分布在两个位组302、304之间。如果V_DD是1.2伏且V_SS是0.0伏，则在位组302两端出现大约0.6伏的电压降，并且在位组304两端出现大约0.6伏的第二电压降。

图3B描绘了开关电路300B的具体实施方式，尽管将认识到，图3A中所示的开关电路的许多实施方式可以被实施。在所描绘的实施例中，使用四个NMOS晶体管和三个PMOS晶体管来实现五个开关S1-S5。NMOS晶体管M_NE具有耦合到节点310的源极，耦合到节点308的漏极和接收信号R的栅极。晶体管MN_E用于在保持模式期间将位组302的节点308直接耦合到位组304的节点310并作为开关S1。NMOS晶体管MN_A和MN_B各自具有耦合到节点308的漏极和耦合到一起并耦合至NMOS晶体管MN_C的漏极的源极。晶体管MN_C的源极耦合到接地，并且栅极接收信号MN₂；晶体管MN_B的栅极接收信号MN₁；而晶体管MN_A的栅极和漏极耦合在一起，使得MN_A充当二极管。晶体管MN_B和MN_C一起充当开关S2以在功能模式期间将节点308耦合到下轨道。当晶体管MN_B关断而MN_C导通时，则晶体管MN_A和MN_C充当开关S3以在过渡模式期间将节点308耦合到是在下轨道上方的二极管压降的电压。

PMOS晶体管MP_C具有耦合到上轨道的源极，耦合到PMOS晶体管MP_A和MP_B的源极的漏极，并且栅极接收信号MP_1#。除了共同耦合到晶体管MP_C，PMOS晶体管MP_A和MP_B也使它们的漏极共同耦合到节点310。MP_B的栅极接收信号MP_2#，而晶体管MP_A的栅极和漏极耦合在一起以充当二极管。因此，晶体管MP_B和MP_C一起实现开关S4，以在功能模式期间将节点310耦合到上轨道，并且晶体管MP_A和MP_C一起实现开关S5，以在过渡模式期间将节点310耦合到是在上轨道下方的二极管压降的电压。

接下来转到图4，信号MN₁、MN₂、MP₁、MP₂和R的操作在图形400中示出，而MP_1#和MP_2#是MP₁和MP₂的互补(complement)。在该图形的开头，两个位组302、304都处于功能模式；信号MN₁、MN₂、MP₁、MP₂被断言(assert)为高并且信号R、MP_1#、MP_2#被断言为低。这意味着晶体管MN_B和MN_C导通以将节点308直接耦合到下轨道，并且晶体管MP_B和MP_C导通以将节点310直接耦合到上轨道。在时间T₁，信号MN₁和MP₂被断言为低(并且MP_2#被断言为高)。这关断了晶体管MN_B和MP_B，这关闭了节点308和下轨道之间以及节点310和上轨道之间的直接耦合，但是允许这些耦合通过各自的二极管耦合的晶体管MN_A、MP_A继续。值得注意的是，尽管该状态与现有技术的保持模式耦合相同，但是在所公开的实施例中，该状态仅是暂时的，以提供功能模式和新保持模式之间的过渡状态。

在时间T₂，信号MN₂和MP₁被断言为低(MP_1#被断言为高)并且信号R被断言为高。这关断晶体管MN_C和MP_C，并导通晶体管MN_E，以将两个阵列移动到保持模式，其中位组302直接耦合到位组304。在这个模式中，来自位组302中的泄漏电流被收集在一起并用于向位组304提供电流。一旦建立了该连接，则V_DD和V_SS之间的电压降在两个位组302、304之间分配。

在时间T₃，两个位组302、304需要被置回到功能模式中。首先，信号MN₂和MP₁被断言为高，并且信号R、MP1#被断言为低。该组合关断晶体管MN_E并导通晶体管MN_C和MP_C，使得节点308通过由晶体管MN_A创建的二极管耦合到下轨道，并且节点310通过由晶体管MP_A创建的二极管耦合到上轨道，并且两个位组302、304被置于过渡中。一旦阵列已经稳定，在时间T₄，信号MN₁和MP₂被断言为高，并且信号MP_2#被断言为低，接通晶体管MN_B和MP_B，将节点308直接耦合到下轨道，直接耦合节点310到上轨道，并将这两个位组302和304置于功能模式中。

申请人已经公开了一种存储器阵列，其可以是SRAM阵列，其中来自处于保持模式的第一组位单元的泄漏电流被组合并且用于向处于保持模式的第二组位单元提供电流。除了将保持模式期间通过位单元的电流减少一半之外，所公开的实施例将保持模式功率使用减小大约百分之五十，允许功率的节省或者使得可以在泄漏预算中维持的位的数量加倍。二极管没有功率损失，因为来自第一组的泄漏被再循环以给第二组位单元供电。将两个位单元的组耦合在一起的开关电路在其中两个位单元的组被单独供电的功能模式与其中两个位单元的组耦合在一起的保持模式之间不直接改变状态。相反，开关电路首先移动通过过渡模式，其中第一位组通过二极管压降耦合到下轨道，并且第二位组通过二极管压降耦合到上轨道。在一个实施例中，第一组位单元物理地位于第二组位单元之上。堆叠对用户是透明的。

尽管已经示出和详细描述了各种实施例，但是权利要求不限于任何特定实施例或示例。以上详细描述中没有一个应该被理解为意味着任何特定的组件、元件、步骤、行为或功能是必不可少的，使得它必须被包括在权利要求的范围内。除非明确指出，否则以单数形式提及元件并不意味着“一个且仅一个”，而是“一个或更多个”。本领域普通技术人员已知的上述实施例的元件的所有结构和功能等同物通过引用明确地并入本文，并且旨在被本权利要求所包含。因此，本领域的技术人员将认识到，可以在下面所附权利要求的精神和范围内以各种修改和替换来实践这里描述的示例性实施例。

Claims

1.一种存储器阵列，包括：

第一多个存储器元件，所述第一多个存储器元件中的每个存储器元件耦合到上轨道和第一节点；

第二多个存储器元件，所述第二多个存储器元件中的每个存储器元件耦合到第二节点和下轨道；

第一开关，其耦合在所述第一节点和所述第二节点之间；

第二开关，其耦合在所述第一节点和所述下轨道之间；

第三开关，其耦合在所述第二节点和所述上轨道之间；

第四开关，其耦合在所述第一节点与是在所述下轨道上方的一个二极管压降的电压之间；以及

第五开关，其耦合在所述第二节点与是在所述上轨道下方的一个二极管压降的电压之间。

2.根据权利要求1所述的存储器阵列，其中所述第一开关包括具有耦合到所述第一节点的漏极、耦合到所述第二节点的源极和经耦合以接收指示保持模式的第一信号的栅极的n型金属氧化物硅晶体管即NMOS晶体管。

3.根据权利要求2所述的存储器阵列，其中所述第二开关包括第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管具有耦合到所述第一节点的漏极、耦合到所述第三NMOS晶体管的漏极的源极以及经耦合以接收指示功能模式的第二信号的栅极，所述第三NMOS晶体管具有耦合到所述下轨道的源极和经耦合以接收与所述第一信号相反的第三信号的栅极。

4.根据权利要求3所述的存储器阵列，其中所述第三开关包括第一p型金属氧化物硅晶体管即PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管具有耦合到所述第二节点的漏极，耦合到所述第二PMOS晶体管的漏极的源极以及经耦合以接收与所述第二信号相反的第四信号的栅极，所述第二PMOS晶体管具有耦合到所述上轨道的源极和经耦合以接收与所述第三信号相反的第五信号的栅极。

5.根据权利要求4所述的存储器阵列，其中所述第四开关包括作为二极管耦合的所述第三NMOS晶体管和第四NMOS晶体管，所述第四NMOS晶体管具有耦合到所述第一节点的漏极和耦合到所述第三NMOS晶体管的漏极的源极。

6.根据权利要求5所述的存储器阵列，其中所述第五开关包括作为二极管耦合的所述第二PMOS晶体管和第三PMOS晶体管，所述第三PMOS晶体管具有耦合到所述第二节点的漏极和耦合到所述第二PMOS晶体管的漏极的源极。

7.根据权利要求6所述的存储器阵列，其中所述第一多个存储器元件和第二多个存储器元件中的位单元包括静态随机存取存储器的六晶体管位单元。

8.根据权利要求6所述的存储器阵列，其中所述第一多个存储器元件和第二多个存储器元件中的每个存储器元件耦合到第一位线对。

9.根据权利要求6所述的存储器阵列，其中所述第一多个存储器元件堆叠在所述第二多个存储器元件的顶部上。

10.一种集成电路，其包括：

第一多个静态随机存取存储器位单元即第一多个SRAM位单元，所述第一多个SRAM位单元中的每个位单元耦合到上轨道、第一节点和第一位线对；

第二多个SRAM位单元，所述第二多个SRAM位单元中的每个位单元耦合到第二节点、下轨道以及第二位线对；以及

开关电路，其耦合到所述第一节点和所述第二节点，当所述第一多个SRAM位单元和第二多个SRAM位单元处于保持模式时，所述开关电路操作以将所述第一节点耦合到所述第二节点。

11.根据权利要求10所述的集成电路，其中当所述第一多个SRAM位单元和所述第二多个SRAM位单元处于功能模式时，所述开关电路进一步操作以将所述第一节点耦合到所述下轨道并将所述第二节点耦合到所述上轨道。

12.根据权利要求11所述的集成电路，其中当所述第一多个SRAM位单元和所述第二多个SRAM位单元处于过渡模式时，所述开关电路进一步操作以将所述第一节点耦合到是在所述下轨道上方的一个二极管压降的第一电压，并且将所述第二节点耦合到是在所述上轨道下方的一个二极管压降的第二电压。

13.根据权利要求12所述的集成电路，其中所述开关电路操作以通过所述过渡模式在所述功能模式与所述保持模式之间移动。

14.根据权利要求10所述的集成电路，其中所述第一多个SRAM位单元和所述第二多个SRAM位单元是六晶体管SRAM位单元。

15.根据权利要求10所述的集成电路，其中所述第一多个SRAM位单元和所述第二多个SRAM位单元垂直堆叠。