CN208460754U - 一种多芯片pqfn封装结构 - Google Patents
一种多芯片pqfn封装结构 Download PDFInfo
- Publication number
- CN208460754U CN208460754U CN201821139572.8U CN201821139572U CN208460754U CN 208460754 U CN208460754 U CN 208460754U CN 201821139572 U CN201821139572 U CN 201821139572U CN 208460754 U CN208460754 U CN 208460754U
- Authority
- CN
- China
- Prior art keywords
- power device
- lead frame
- encapsulating structure
- chip
- pqfn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn - After Issue
Links
- 210000003205 muscle Anatomy 0.000 claims description 8
- 230000005855 radiation Effects 0.000 abstract description 5
- 239000002356 single layer Substances 0.000 abstract description 5
- 230000008878 coupling Effects 0.000 abstract description 4
- 238000010168 coupling process Methods 0.000 abstract description 4
- 238000005859 coupling reaction Methods 0.000 abstract description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 abstract description 3
- 238000004806 packaging method and process Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 8
- 239000011230 binding agent Substances 0.000 description 6
- 239000012790 adhesive layer Substances 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000002788 crimping Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
一种多芯片PQFN封装结构，包括：引线框架及多芯片模块，所述多芯片模块包括，高侧功率器件，其中，至少一个高侧功率器件不与其余高侧功率器件耦合于同一个引线框架；所述多芯片模块耦合在各自对应的引线框架上。本实用新型采用低成本单层引线框架实现多芯片模块之间的系统连接，相比较于传统低成本单层引线框架PQFN封装结构，降低了走线与布线难度，充分利用引线框架的电气互连提高了整体的电气性能；大面积引线金属暴露有利于封装结构本身的高效散热，并且系统的可靠性也随之大大提高；引线框架上耦合有两个功率器件即提高了系统的抗干扰能力，又利于封装面积的节约和提高散热能力；相比于多层引线框架封装结构，封装成本更是大幅度降低。
Description
技术领域
本发明涉及半导体器件的多芯片封装技术领域，特别是涉及一种多芯片PQFN封装结构。
背景技术
多芯片PQFN（Power Quad Flat No-Lead，功率方形扁平无引脚）封装结构是基于JEDEC标准的四边扁平无引脚（QFN）表面贴装技术，将多个半导体器件和电路封装到一起，并提高封装整体热性能的封装结构，常用于高压高功率应用系统中。将多个半导体器件与电路组合到一个封装结构中不仅可以简化电路设计、降低成本，还能因相关的组件紧密布局而获得更高的效率以及提高性能。此种多芯片封装技术相较于使用单独的分立元件，促进了应用集成化，获得了更高的电气性能和热性能。并且在电路集成化趋势下，组合多芯片模块的PQFN封装得到了快速发展和广泛应用；多芯片PQFN封装尺寸更大，封装结构底部裸露面积更大的引脚，具备了高功率密度电路应用所要求的高效散热能力。
多芯片PQFN封装的优点之一是在于结构成本低，例如：其中的引线框架使用了单层基材而不是昂贵的多层基材。然而当采用单层基材的引线框架时，多芯片PQFN封装中的走线和布线变得更加困难，原因在于电路和器件的顶部电气互连必须通过键合线来实现，而键合线分布必须妥当设计，避免键合线短路。而当采用增加封装厚度的方式来降低键合线短路风险时，封装整体的可靠性通常并不理想，例如：封装开裂的风险会增加。
图1为现有技术中三相驱动芯片与功率管典型连接方式的电路示意图，如图1所示，通常需要将三相驱动芯片与功率管两者封装在同一载体中，并且在某一对功率管（含高侧功率管和低侧功率管）的支路上，通常会增加信号检测支路，用于检测功率管工作状态。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种多芯片PQFN封装结构，通过合理分布多个引线框架，充分利用引线框架本身的导电能力，替代驱动集成电路和功率器件之间的部分长走线连接，实现了整体结构的电气互连。
为实现上述目的，本发明提供的多芯片PQFN封装结构，包括：引线框架及多芯片模块，所述多芯片模块包括，高侧功率器件，其中，
至少一个高侧功率器件不与其余高侧功率器件耦合于同一个引线框架；
所述多芯片模块耦合在各自对应的引线框架上。
进一步地，所述多芯片模块还包括：低侧功率器件，
至少一个低侧功率器件与所述至少一个高侧功率器件中至少一个高侧功率器件位于同一支路。
进一步地，至少一个引线框架的连筋做特定引脚，与至少一个多芯片模块的地Pad通过键合线连接。
进一步地，所述多芯片模块还包括，至少两个低侧功率器件，
至少两个低侧功率器件分别通过键合线与各自对应的引脚焊盘相连接。
进一步地，所述多芯片模块还包括，低侧功率器件，
所述高侧功率器件及所述低侧功率器件均为垂直传导功率器件。
进一步地，所述多芯片模块还包括，低侧功率器件，
所述高侧功率器件、所述低侧功率器件为MOSFET或者绝缘栅双极晶体管IGBT。
进一步地，所述多芯片模块还包括，低侧功率器件及驱动器集成电路。
更进一步地，所述高侧功率器件、所述低侧功率器件及所述驱动器集成电路构成全桥驱动系统。
本发明的技术方案，具有以下有益效果：
在不增加封装厚度和尺寸的同时，合理分布多个引线框架并充分利用引线框架本身的导电能力，替代驱动集成电路和功率器件之间的部分长走线连接，降低了低成本封装结构走线难度，提高了整体系统的可靠性与电气性能；将引线框架的连筋做特定引脚，将其作为引线框架的压焊点或者支撑点，有利于提高封装结构的可靠性和稳定性；
此外，本发明的多芯片PQFN封装结构的底部裸露大面积引线金属，有利于整体结构高效散热；而多个高侧功率器件（第一、第二垂直传导功率器件）耦合在一个引线框架（第六引线框架），并与其余的高侧功率器件（第三垂直传导功率器件）相分离，能够提高连接在其余的高侧功率器件（第三垂直传导功率器件）所在支路的低侧功率器件的源极和地之间检测电路的信号抗干扰能力。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1 为现有技术中三相驱动芯片与功率管典型连接方式的电路示意图；
图2为根据本发明的一实施例中PQFN封装结构顶面中引线框架分布的示意图；
图3为根据本发明的一实施例中不带键合线的PQFN封装结构的顶面示意图；
图4为根据本发明的一实施例中带有键合线的PQFN封装结构的顶面示意图；
图5为根据本发明的一实施例中PQFN封装结构的底面示意图；
图6为根据本发明的一实施例中PQFN封装结构的引线框架与功率器件连接部分的部分截面图；
图7为根据本发明的一实施例中PQFN封装结构的引线框架与引脚连接部分的部分截面图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图2为根据本发明的一实施例中PQFN封装结构中引线框架分布的顶面示意图，如图2所示，本实施例中的封装结构，包括：一组引线框架，其包括：第一、第二、第三、第四、第五、第六引线框架001、002、003、004、005、006，并且分布于PQFN封装结构的底层表面，其中，
第一引线框架001的一根连筋做Pin脚（也可称作连筋引脚）010引出到封装结构的第一边沿，作为封装结构的压着点/支撑点；
第二引线框架002的一根连筋做Pin脚011引出于到封装结构的第二边沿，作为封装结构的压着点/支撑点；
第五引线框架005的三个Pin脚引出到封装结构的第三边沿；
第六引线框架006的五个Pin脚引出到封装结构的第三边沿，三个Pin脚引出到封装结构的第二边沿；
第二、第三、第四引线框架002、003、004的附近，设有三组引脚焊盘：第一、第二、第三组引脚焊盘007、008、009，其中，第一、第二组引脚焊盘007、008位于封装结构的第四边沿；第三组引脚焊盘009位于封装结构的第三边沿；
第一、第二、第三、第四、第五引线框架001、002、003、004、005的表面均镀有对应的电镀层104i、104f、104e、104d、104c；
第六引线框架006的表面镀有第一、第二电镀层104b、104a；
第二、第三引线框架002、003上还分别镀有用于键合线连接的第三、第四电镀层104h、104g；
其中，108为PQFN封装结构的模具化合物（例如成型树脂）。
本实施例中，在各引线框架的电镀层上可以通过导电粘合剂层将多芯片模块分布到各自对应的引线框架上。
图3为根据本发明的一实施例中不带键合线的PQFN封装结构的顶面示意图。如图3所示，基于上述实施例，本实施例中的封装结构，还包括：多芯片模块，其包括：驱动器集成电路100及功率器件，其中功率器件包括：第一、第二、第三、第四、第五、第六垂直传导功率器件101a、101b、101c、101d、101e、101f，具体而言，
驱动器集成电路100通过导电粘合剂层置于第一引线框架001上；
第一、第二垂直传导功率器件101a、101b通过导电粘合剂层置于第六引线框架006上；
第三垂直传导功率器件101c通过导电粘合剂层置于第五引线框架005上；
第四垂直传导功率器件101d通过导电粘合剂层置于第四引线框架004上；
第五垂直传导功率器件101e通过导电粘合剂层置于第三引线框架003上；
第六垂直传导功率器件101f通过导电粘合剂层置于第二引线框架002上。
在本实施例中，功率器件是MOSFET或者绝缘栅双极晶体管IGBT，优选地，也可以是带快恢复功能的MOSFET或者绝缘栅双极晶体管IGBT。
本实施例中，在多芯片模块：驱动器集成电路100和各功率器件101a~101f，均粘合到了各自对应的引线框架后，可以通过键合线连接多芯片模块，并引出对应的引脚。
图4为根据本发明的一实施例中带有键合线的PQFN封装结构的顶面示意图。如图4所示，基于上述实施例，本实施例中的封装结构中的驱动器集成电路100具有23个通用Pad和1个地（Ground）Pad，其中，
6个通用Pad分别通过键合线连接到第一、第二、第三、第四、第五、第六垂直传导功率器件101a、101b、101c、101d、101e、101f的栅极103a、103b、103c、103d、103e、103f；
区别于上述6个通用Pad的1个通用Pad通过键合线连接到第三垂直传导功率器件101c的源极102c；
区别于上述7个通用Pad的2个通用Pad分别通过键合线连接到第二引线框002上的第三电镀层104h和第三引线框架003上第四电镀层104g；
区别于上述9个通用Pad的14个通用Pad分别通过第一组键合线107b连接到第一引线框架001周围的引脚焊盘上；
地（Ground）Pad通过键合线连接到第一引线框架001的连筋引脚010的焊盘上，引脚010与驱动器集成电路100的地（Ground）共用一个引脚，能够节省空间从而满足基本的间距要求。
第一垂直传导功率器件101a的源极102a通过键合线连接到第二引线框架002上的第三电镀层104h；
第二垂直传导功率器件101b的源极102b通过第二组键合线106连接到第三引线框架003上的第四电镀层104g；
第三垂直传导功率器件101c的源极102c通过键合线连接到第四引线框架004上的电镀层104d；
第四垂直传导功率器件101d的源极102d通过第三组键合线107a连接到第三组引脚焊盘009；
第五垂直传导功率器件101e的源极102e通过键合线连接到第二组引脚焊盘008；
第六垂直传导功率器件101f的源极102f通过键合线连接到第一组引脚焊盘007。
本实施例中的封装结构中封装的驱动器集成电路100及功率器件（第一、第二、第三、第四、第五、第六垂直传导功率器件101a、101b、101c、101d、101e、101f）构成全桥驱动系统。
其中，第一、第二、第三垂直传导功率器件101a、101b、101c为高侧功率器件；第四、第五、第六垂直传导功率器件101d、101e、101f为低侧功率器件。
图5为根据本发明的一实施例中PQFN封装结构的底面示意图，如图5所示，基于上述实施例，本实施例中的PQFN封装结构经由水平翻转后，其底面会具有大面积的引线框架和封装结构周围的引脚，并且暴露出的引线框架轮廓与封装结构的顶面中的电镀层的轮廓一致，例如：暴露出的引线框架205a对应于封装结构的顶面中的第六引线框架006；暴露出的引线框架205b对应于封装结构的顶面中的第三引线框架003。
从图5中可以发现，本实施例中的PQFN封装结构的底面中暴露大面积的引线框架，有利于封装结构整体的高效散热，并且能够提高电气性能。
图6为根据本发明的一实施例中PQFN封装结构的引线框架与功率器件连接部分的部分截面图。下面结合图6，基于上述实施例，更加清楚地描述本实施例中的封装结构中引线框架与功率器件之间的键合线连接方式。
如图6所示，第六引线框架006（305a）、第三引线框架003（305b）分别镀上一层第一电镀层104b（304b）、第二电镀层104a（图6中未示出）和第四电镀层104g（304g）；
第二垂直传导功率器件101b（301b），其通过一层导电粘合剂层309固定在第一电镀层104b（304b）上，其漏极310b粘在导电粘合剂层309上，其源极102b（302b）通过第二组键合线106（306）连接到第三引线框架003（305b）上的第四电镀层104g（304g），其栅极103b（303b）位于其顶部表面；
其中，剩余其他结构均为封装结构内的模具化合物108（308）。
本实施例中，标号X（Y）表示，部件Y为部件X在图中的部分截面。
图7为根据本发明的一实施例中PQFN封装结构的引线框架与引脚连接部分的部分截面图，下面结合图7，基于上述实施例，更加清楚地描述本实施例中的封装结构中引线框架与封装结构周围引脚之间具有的多种连接方式。
如图7所示，第一引线框架001（401）的一根连筋引脚010（411）引出，并与对应的压焊点连接；第四引线框架004（404）上第四垂直传导功率器件101d（401d）的源极102d（402d）与第三组引脚焊盘009（410）上的电镀层409之间通过第三组键合线107a （407a）连接。
图7中，404d为第四引线框架004上的电镀层104d在图中的部分截面；
414为第一引线框架001上的电镀层104i在图中的部分截面；
413为第四引线框架004上的导电粘合剂层；
415为第一引线框架001上的导电粘合剂层；
412为第四垂直传导功率器件101d的漏极在图中的部分截面；
403d为第四垂直传导功率器件101d的栅极103d在图中的部分截面；
400为驱动器集成电路100在图中的部分截面；
416为驱动器集成电路100上的通用Pad在图中的部分截面；
408为模具化合物108在图中的部分截面。
本发明的一种多芯片PQFN封装结构，采用低成本单层引线框架实现多芯片模块之间的系统连接，相比较于传统低成本单层引线框架PQFN封装结构，降低了走线与布线难度，充分利用引线框架的电气互连提高了整体的电气性能；大面积引线金属暴露有利于封装结构本身的高效散热，并且系统的可靠性也随之大大提高；引线框架上耦合有两个功率器件即提高了系统的抗干扰能力，又利于封装面积的节约和提高散热能力；相比于多层引线框架封装结构，封装成本更是大幅度降低。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种多芯片PQFN封装结构，其特征在于，包括：引线框架及多芯片模块，所述多芯片模块包括，高侧功率器件，其中，
至少一个高侧功率器件不与其余高侧功率器件耦合于同一个引线框架；
所述多芯片模块耦合在各自对应的引线框架上。
2.根据权利要求1所述的一种多芯片PQFN封装结构，其特征在于，所述多芯片模块还包括：低侧功率器件，
至少一个低侧功率器件与所述至少一个高侧功率器件中至少一个高侧功率器件位于同一支路。
3.根据权利要求1所述的一种多芯片PQFN封装结构，其特征在于，
至少一个引线框架的连筋做特定引脚，与至少一个多芯片模块的地Pad通过键合线连接。
4.根据权利要求1所述的一种多芯片PQFN封装结构，其特征在于，所述多芯片模块还包括，至少两个低侧功率器件，
至少两个低侧功率器件分别通过键合线与各自对应的引脚焊盘相连接。
5.根据权利要求1所述的一种多芯片PQFN封装结构，其特征在于，所述多芯片模块还包括，低侧功率器件，
所述高侧功率器件及所述低侧功率器件均为垂直传导功率器件。
6.根据权利要求1所述的一种多芯片PQFN封装结构，其特征在于，所述多芯片模块还包括，低侧功率器件，
所述高侧功率器件、所述低侧功率器件为MOSFET或者绝缘栅双极晶体管IGBT。
7.根据权利要求1所述的一种多芯片PQFN封装结构，其特征在于，所述多芯片模块还包括，低侧功率器件及驱动器集成电路。
8.根据权利要求7所述的一种多芯片PQFN封装结构，其特征在于，
所述高侧功率器件、所述低侧功率器件及所述驱动器集成电路构成全桥驱动系统。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821139572.8U CN208460754U (zh) | 2018-07-18 | 2018-07-18 | 一种多芯片pqfn封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821139572.8U CN208460754U (zh) | 2018-07-18 | 2018-07-18 | 一种多芯片pqfn封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN208460754U true CN208460754U (zh) | 2019-02-01 |
Family
ID=65180447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201821139572.8U Withdrawn - After Issue CN208460754U (zh) | 2018-07-18 | 2018-07-18 | 一种多芯片pqfn封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN208460754U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962865A (zh) * | 2018-07-18 | 2018-12-07 | 无锡安趋电子有限公司 | 一种多芯片pqfn封装方法及结构 |
-
2018
- 2018-07-18 CN CN201821139572.8U patent/CN208460754U/zh not_active Withdrawn - After Issue
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962865A (zh) * | 2018-07-18 | 2018-12-07 | 无锡安趋电子有限公司 | 一种多芯片pqfn封装方法及结构 |
| CN108962865B (zh) * | 2018-07-18 | 2023-11-24 | 无锡安趋电子有限公司 | 一种多芯片pqfn封装方法及结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9589868B2 (en) | Packaging solutions for devices and systems comprising lateral GaN power transistors | |
| CN101752329B (zh) | 带有堆积式互联承载板顶端散热的半导体封装及其方法 | |
| CN102983114B (zh) | 具有超薄封装的高性能功率晶体管 | |
| US8399997B2 (en) | Power package including multiple semiconductor devices | |
| CN108321134A (zh) | 高功率密度塑封式ipm模块的封装结构及加工工艺 | |
| CN101080816A (zh) | 覆晶接点的功率组件封装 | |
| TW200409334A (en) | Chip to eliminate noise and manufacturing method thereof | |
| TW200411871A (en) | Thermal-enhance package and manufacturing method thereof | |
| US8217503B2 (en) | Package structure for DC-DC converter | |
| TWI245392B (en) | Leadless semiconductor package and method for manufacturing the same | |
| JP2019046899A (ja) | 電子装置 | |
| CN103579154B (zh) | 包括叠层的电气器件封装以及其制造方法 | |
| CN218730911U (zh) | 一种内绝缘的双面散热封装结构 | |
| TWI406376B (zh) | 晶片封裝構造 | |
| CN110323199A (zh) | 一种多基岛引线框架及电源转换模块的qfn封装结构 | |
| CN208460754U (zh) | 一种多芯片pqfn封装结构 | |
| CN219435850U (zh) | Mosfet芯片封装结构 | |
| CN217544596U (zh) | 功率半导体模块及功率半导体模块组 | |
| CN104347612B (zh) | 集成的无源封装、半导体模块和制造方法 | |
| CN108962865A (zh) | 一种多芯片pqfn封装方法及结构 | |
| CN210223999U (zh) | 一种功率模块及其车辆 | |
| CN115312476A (zh) | 具有防刮层的半导体封装及其制造方法 | |
| TW200840000A (en) | Multi-chip package with a single die pad | |
| CN110379784B (zh) | 一种半导体封装结构 | |
| CN107895720A (zh) | 封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned | ||
| AV01 | Patent right actively abandoned | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20190201 Effective date of abandoning: 20231124 |
|
| AV01 | Patent right actively abandoned |
Granted publication date: 20190201 Effective date of abandoning: 20231124 |