CN208385415U - Mos功率半导体器件 - Google Patents
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Abstract
本实用新型公开一种MOS功率半导体器件，该器件由位于中部的有源区和位于周边包围有源区的栅总线区构成；在截面上，所述器件包括位于硅片背面N类型重掺杂的漏极区，位于漏极区上方N类型轻掺杂的外延层；所述栅总线沟槽的下部和底部均包覆有位于所述外延层内的第一P型重掺杂强化区；所述外延层上表面设有层间介质层，此源极接触孔底部与阱层的接触处具有一第二P型重掺杂强化区；穿透所述层间介质层连接所述栅总线导电多晶硅的栅极接触孔，此栅极接触孔底部与栅总线导电多晶硅的接触处具有一第三P型重掺杂强化区。本实用新型MOS功率半导体器件有助于增强器件的强健度以及降低导通电阻值，提升器件性能和可靠性。
Description
技术领域
本实用新型涉及功率MOS场效应管，特别涉及一种MOS功率半导体器件。
背景技术
沟槽MOS器件广泛应用于功率类电路中，作为开关器件连接电源与负载。如图1所示，沟槽MOS器件中包含有栅极沟槽6和源极区7的最小重复单元称为单胞，这些单胞周期排列组成有源区1。有源区1内各单胞源极区7上设有源极接触孔15。有源区1外围，包围有源区1设置有沟槽MOS栅总线区2。栅总线区2内设置有栅总线沟槽10，连通有源区1内的栅沟槽6。各栅总线沟槽10上设有栅极接触孔16。
伴随着单胞尺寸的缩小，栅沟槽6的开口尺寸随之减小；因为栅极接触孔16的存在，栅总线沟槽10的开口尺寸则无法相应减小。基于现有的沟槽MOS器件及制造工艺，由于栅总线沟槽10的开口尺寸大于栅沟槽6的开口尺寸，刻蚀负载效应导致栅总线沟槽10的深度大于栅沟槽6深度；这使得栅总线沟槽10底部与漏极区3之间的外延层厚度d1小于栅沟槽6底部与漏极区3之间的外延层厚度d2。同时，栅总线沟槽10与栅沟槽6被同样厚度的栅氧化层9所覆盖，并且栅总线沟槽10底部外延层与栅沟槽6底部外延层具有相同的掺杂浓度。因此，在MOS器件反向偏置时，栅总线沟槽10底部的氧化层将承受更大的电场强度。该强电场会引起栅总线沟槽10底部氧化层提前失效，影响器件寿命和可靠性。同时，该强电场会在栅总线沟槽10底部外延层内引入产生中心区域，造成器件漏电偏大，影响器件性能和可靠性。为此，如何克服上述不足，并进一步优化沟槽MOS器件性能和提高器件可靠性是本实用新型研究的课题。
发明内容
本实用新型目的是提供一种MOS功率半导体器件，该MOS功率半导体器件有助于增强器件的强健度以及降低导通电阻值，提升器件性能和可靠性。
为达到上述目的，本实用新型采用的技术方案是：一种MOS功率半导体器件，该器件由位于中部的有源区和位于周边包围有源区的栅总线区构成；在截面上，所述器件包括位于硅片背面N类型重掺杂的漏极区，位于漏极区上方N类型轻掺杂的外延层；
所述有源区由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞包括位于所述外延层内上部的P类型轻掺杂的阱层；穿过所述阱层并延伸至外延层内的栅沟槽；在所述阱层上部内且位于所述栅沟槽周边的N类型重掺杂的源极区；所述栅沟槽内N类型重掺杂的栅导电多晶硅；所述栅导电多晶硅与栅沟槽内壁之间的栅氧化层；
所述栅总线区由若干栅总线构成；每个栅总线包括位于所述外延层内的栅总线沟槽；所述栅总线沟槽内N类型重掺杂的栅总线导电多晶硅；所述栅总线导电多晶硅与栅总线沟槽内壁之间的隔离氧化层；
所述栅总线沟槽的下部和底部均包覆有位于所述外延层内的第一P型重掺杂强化区；
所述外延层上表面设有层间介质层；穿透所述层间介质层连接所述源极区的源极接触孔，此源极接触孔底部与阱层的接触处具有一第二P型重掺杂强化区；穿透所述层间介质层连接所述栅总线导电多晶硅的栅极接触孔，此栅极接触孔底部与栅总线导电多晶硅的接触处具有一第三P型重掺杂强化区。
上述技术方案中进一步改进的方案如下：
1、作为优选方案，所述栅总线沟槽与所述栅沟槽互相连通。
2、作为优选方案，所述栅总线沟槽开口尺寸大于所述栅沟槽开口尺寸。
3、作为优选方案，所述栅导电多晶硅与所述栅总线导电多晶硅互相连接。
4、作为优选方案，所述隔离氧化层的厚度大于所述栅氧化层的厚度。
5、作为优选方案，所述隔离氧化层的厚度是所述栅氧化层厚度的1.1倍至40倍。
6、作为优选方案，所述第一P型重掺杂强化区的掺杂浓度与外延层的掺杂浓度比为（200~5）：1。
由于上述技术方案运用，本实用新型与现有技术相比具有下列优点和效果：
本实用新型MOS功率半导体器件，其栅总线沟槽的下部和底部均包覆有位于所述外延层内的第一P型重掺杂强化区，有助于增强器件的强健度以及降低导通电阻值，提升器件性能和可靠性, 此是由于P型重掺杂强化区在器件处于反向偏压之时, 有助于集中漏电流的传输途径, 使之不会四散导致器件损毁, 提升器件的可靠性; 再者, 在器件处于顺向导通时, P型重掺杂强化区周围会产生额外的电子信道, 使器件导通电阻值减小, 提升器件的性能；其次，其外延层上表面设有层间介质层；穿透所述层间介质层连接所述源极区的源极接触孔，此源极接触孔底部与阱层的接触处具有一第二P型重掺杂强化区；穿透所述层间介质层连接所述栅总线导电多晶硅的栅极接触孔，此栅极接触孔底部与栅总线导电多晶硅的接触处具有一第三P型重掺杂强化区，此P型重掺杂强化区的作用在于当器件处于反向偏压时, 使漏电流途径集中于此区域, 使漏电流不会四散而导致器件损毁。
附图说明
附图1为本实用新型沟槽MOS器件俯视结构示意图；
附图2为本实用新型栅总线及有源区剖面结构示意图。
以上附图中，1、有源区；2、栅总线区；3、漏极区；4、外延层；5、阱层；6、栅沟槽；7、源极区；8、栅导电多晶硅；9、栅氧化层；10、栅总线沟槽；11、栅总线导电多晶硅；12、隔离氧化层；13、掺杂加强区；14、层间介质层；15、源极接触孔；16、栅极接触孔；171、第一P型重掺杂强化区；172、第一P型重掺杂强化区；173、第一P型重掺杂强化区。
具体实施方式
下面结合附图及实施例对本实用新型作进一步描述：
实施例1：一种MOS功率半导体器件，该器件由位于中部的有源区1和位于周边包围有源区1的栅总线区2构成；在截面上，所述器件包括位于硅片背面N类型重掺杂的漏极区3，位于漏极区3上方N类型轻掺杂的外延层4；
所述有源区1由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞包括位于所述外延层4内上部的P类型轻掺杂的阱层5；穿过所述阱层5并延伸至外延层4内的栅沟槽6；在所述阱层5上部内且位于所述栅沟槽6周边的N类型重掺杂的源极区7；所述栅沟槽6内N类型重掺杂的栅导电多晶硅8；所述栅导电多晶硅8与栅沟槽6内壁之间的栅氧化层9；
所述栅总线区2由若干栅总线构成；每个栅总线包括位于所述外延层4内的栅总线沟槽10；所述栅总线沟槽10内N类型重掺杂的栅总线导电多晶硅11；所述栅总线导电多晶硅11与栅总线沟槽10内壁之间的隔离氧化层12；
所述栅总线沟槽10的下部和底部均包覆有位于所述外延层4内的第一P型重掺杂强化区171；
所述外延层4上表面设有层间介质层14；穿透所述层间介质层14连接所述源极区7的源极接触孔15，此源极接触孔15底部与阱层5的接触处具有一第二P型重掺杂强化区172；穿透所述层间介质层14连接所述栅总线导电多晶硅11的栅极接触孔16，此栅极接触孔16底部与栅总线导电多晶硅11的接触处具有一第三P型重掺杂强化区173。
上述栅总线沟槽10与所述栅沟槽6互相连通。
上述栅总线沟槽10开口尺寸大于所述栅沟槽6开口尺寸。
上述栅导电多晶硅8与所述栅总线导电多晶硅11互相连接。
上述第一P型重掺杂强化区171的掺杂浓度与外延层4的掺杂浓度比为40：1。
实施例2：一种MOS功率半导体器件，该器件由位于中部的有源区1和位于周边包围有源区1的栅总线区2构成；在截面上，所述器件包括位于硅片背面N类型重掺杂的漏极区3，位于漏极区3上方N类型轻掺杂的外延层4；
所述有源区1由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞包括位于所述外延层4内上部的P类型轻掺杂的阱层5；穿过所述阱层5并延伸至外延层4内的栅沟槽6；在所述阱层5上部内且位于所述栅沟槽6周边的N类型重掺杂的源极区7；所述栅沟槽6内N类型重掺杂的栅导电多晶硅8；所述栅导电多晶硅8与栅沟槽6内壁之间的栅氧化层9；
所述栅总线区2由若干栅总线构成；每个栅总线包括位于所述外延层4内的栅总线沟槽10；所述栅总线沟槽10内N类型重掺杂的栅总线导电多晶硅11；所述栅总线导电多晶硅11与栅总线沟槽10内壁之间的隔离氧化层12；
所述栅总线沟槽10的下部和底部均包覆有位于所述外延层4内的第一P型重掺杂强化区171；
所述外延层4上表面设有层间介质层14；穿透所述层间介质层14连接所述源极区7的源极接触孔15，此源极接触孔15底部与阱层5的接触处具有一第二P型重掺杂强化区172；穿透所述层间介质层14连接所述栅总线导电多晶硅11的栅极接触孔16，此栅极接触孔16底部与栅总线导电多晶硅11的接触处具有一第三P型重掺杂强化区173。
上述栅导电多晶硅8与所述栅总线导电多晶硅11互相连接。
上述隔离氧化层12的厚度大于所述栅氧化层9的厚度。
上述隔离氧化层12的厚度是所述栅氧化层9厚度的1.1倍至40倍。
上述第一P型重掺杂强化区171的掺杂浓度与外延层4的掺杂浓度比为100：1。
采用上述MOS功率半导体器件时，其栅总线沟槽的下部和底部均包覆有位于所述外延层内的第一P型重掺杂强化区，有助于增强器件的强健度以及降低导通电阻值，提升器件性能和可靠性；其次，其外延层上表面设有层间介质层；穿透所述层间介质层连接所述源极区的源极接触孔，此源极接触孔底部与阱层的接触处具有一第二P型重掺杂强化区；穿透所述层间介质层连接所述栅总线导电多晶硅的栅极接触孔，此栅极接触孔底部与栅总线导电多晶硅的接触处具有一第三P型重掺杂强化区，此P型重掺杂强化区的作用在于当器件处于反向偏压时, 使漏电流途径集中于此区域, 使漏电流不会四散而导致器件损毁。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
Claims (7)
1.一种MOS功率半导体器件，该器件由位于中部的有源区（1）和位于周边包围有源区（1）的栅总线区（2）构成；在截面上，所述器件包括位于硅片背面N类型重掺杂的漏极区（3），位于漏极区（3）上方N类型轻掺杂的外延层（4）；
所述有源区（1）由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞包括位于所述外延层（4）内上部的P类型轻掺杂的阱层（5）；穿过所述阱层（5）并延伸至外延层（4）内的栅沟槽（6）；在所述阱层（5）上部内且位于所述栅沟槽（6）周边的N类型重掺杂的源极区（7）；所述栅沟槽（6）内N类型重掺杂的栅导电多晶硅（8）；所述栅导电多晶硅（8）与栅沟槽（6）内壁之间的栅氧化层（9）；
所述栅总线区（2）由若干栅总线构成；每个栅总线包括位于所述外延层（4）内的栅总线沟槽（10）；所述栅总线沟槽（10）内N类型重掺杂的栅总线导电多晶硅（11）；所述栅总线导电多晶硅（11）与栅总线沟槽（10）内壁之间的隔离氧化层（12）；
其特征在于：所述栅总线沟槽（10）的下部和底部均包覆有位于所述外延层（4）内的第一P型重掺杂强化区（171）；
所述外延层（4）上表面设有层间介质层（14）；穿透所述层间介质层（14）连接所述源极区（7）的源极接触孔（15），此源极接触孔（15）底部与阱层（5）的接触处具有一第二P型重掺杂强化区（172）；穿透所述层间介质层（14）连接所述栅总线导电多晶硅（11）的栅极接触孔（16），此栅极接触孔（16）底部与栅总线导电多晶硅（11）的接触处具有一第三P型重掺杂强化区（173）。
2.根据权利要求1所述的MOS功率半导体器件，其特征在于：所述栅总线沟槽（10）与所述栅沟槽（6）互相连通。
3.根据权利要求1所述的MOS功率半导体器件，其特征在于：所述栅总线沟槽（10）开口尺寸大于所述栅沟槽（6）开口尺寸。
4.根据权利要求1所述的MOS功率半导体器件，其特征在于：所述栅导电多晶硅（8）与所述栅总线导电多晶硅（11）互相连接。
5.根据权利要求1所述的MOS功率半导体器件，其特征在于：所述隔离氧化层（12）的厚度大于所述栅氧化层（9）的厚度。
6.根据权利要求1所述的MOS功率半导体器件，其特征在于：所述隔离氧化层（12）的厚度是所述栅氧化层（9）厚度的1.1倍至40倍。
7.根据权利要求1所述的MOS功率半导体器件，其特征在于：所述第一P型重掺杂强化区（171）的掺杂浓度与外延层（4）的掺杂浓度比为（200~5）：1。
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