CN208271746U - 一种串并联瓷介电容器组 - Google Patents
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Abstract
本实用新型公开了一种串并联瓷介电容器组,包括第一多层瓷介电容芯片组、第二多层瓷介电容芯片组、第一引线、第二引线及第三引线;第一多层瓷介电容芯片组与第二多层瓷介电容芯片组通过焊料串联焊接于第一引线;第一多层瓷介电容芯片组远离第一引线的端部通过焊料焊接第二引线,第二多层瓷介电容芯片组远离第一引线的端部通过焊料焊接第三引线;第一多层瓷介电容芯片组包括通过焊料并联焊接的第一多层瓷介电容芯片及第二多层瓷介电容芯片;第二多层瓷介电容芯片组包括通过焊料并联焊接的第三多层瓷介电容芯片及第四多层瓷介电容芯片;本实用新型增加了产品的结构适应性,使其可以在特殊的安装环境中使用,引线伸出便于用户安装。
Description
技术领域
本实用新型属于电子元件技术领域,具体地说,涉及一种串并联瓷介电容器组。
背景技术
电容器依着介质的不同,它的种类很多,例如:电解质电容、纸质电容、薄膜电容、陶瓷电容、云母电容、空气电容等。一般陶瓷电容器和其他电容器相比,具有使用温度较高,比容量大,耐潮湿性好,介质损耗较小,电容温度系数可在大范围内选择等优点,广泛用于电子电路中,用量十分可观。现有的多芯组瓷介电容器均由多只多层瓷介电容器并联堆叠而成,其长宽受限于芯片尺寸,其产品使用范围只局限于国际标准通用的尺寸,无法满足市场上对于特殊安装环境的要求。
实用新型内容
针对现有技术中上述的不足,本实用新型提供一种减小产品体积、可以适应特殊的安装环境、便于用户安装的串并联瓷介电容器组。
为了达到上述目的,本实用新型采用的解决方案是:一种串并联瓷介电容器组,包括第一多层瓷介电容芯片组、第二多层瓷介电容芯片组、第一引线、第二引线及第三引线。
所述第一多层瓷介电容芯片组与所述第二多层瓷介电容芯片组通过焊料串联焊接于所述第一引线;所述第一多层瓷介电容芯片组远离所述第一引线的端部通过焊料焊接第二引线,所述第二多层瓷介电容芯片组远离所述第一引线的端部通过焊料焊接第三引线。
所述第一多层瓷介电容芯片组包括通过焊料并联焊接的第一多层瓷介电容芯片及第二多层瓷介电容芯片;所述第二多层瓷介电容芯片组包括通过焊料并联焊接的第三多层瓷介电容芯片及第四多层瓷介电容芯片。
进一步地,所述焊料为焊锡。
进一步地,所述第一多层瓷介电容芯片、所述第二多层瓷介电容芯片、所述第三多层瓷介电容芯片以及所述第四多层瓷介电容芯片在挂锡之前,其表面上分别涂覆有银层。
进一步地,所述第一引线、所述第二引线及所述第三引线的表面分别镀有金属镀层。
进一步地,所述第一引线的端部伸出于所述第一多层瓷介电容芯片组10及所述第二多层瓷介电容芯片组;所述第二引线的端部伸出于所述第一多层瓷介电容芯片组;所述第三引线的端部伸出于所述第二多层瓷介电容芯片组。
进一步地,所述第一多层瓷介电容芯片与所述第二多层瓷介电容芯片平行设置;所述第三多层瓷介电容芯片与所述第四多层瓷介电容芯片平行设置。
本实用新型的有益效果是,本实用新型通过对多层瓷介电容芯片进行并联然后再进行串联的特殊结构,减小产品体积,增加了产品的结构适应性,其设计可以在特殊的安装环境中使用,同时引线有伸出部分,便于用户的安装。
附图说明
图1为本实用新型第一视角的结构示意图。
图2为本实用新型第二视角的结构示意图。
附图中:
10、第一多层瓷介电容芯片组;11、第一多层瓷介电容芯片;12、第二多层瓷介电容芯片;20、第二多层瓷介电容芯片组;21、第三多层瓷介电容芯片;22、第四多层瓷介电容芯片;31、第一引线;32、第二引线;33、第三引线;40、焊料。
具体实施方式
以下结合附图对本实用新型作进一步描述:
为使本实用新型的目的、技术方案和优点更加清楚,下面对本实用新型中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。
参照图1和图2,本实用新型提供一种串并联瓷介电容器组,包括第一多层瓷介电容芯片组10、第二多层瓷介电容芯片组20、第一引线31、第二引线32及第三引线33。
所述第一多层瓷介电容芯片组10与所述第二多层瓷介电容芯片组20通过焊料40串联焊接于所述第一引线31;所述第一多层瓷介电容芯片组10远离所述第一引线31的端部通过焊料40焊接第二引线32,所述第二多层瓷介电容芯片组20远离所述第一引线31的端部通过焊料40焊接第三引线33。
所述第一多层瓷介电容芯片组10包括通过焊料40并联焊接的第一多层瓷介电容芯片11及第二多层瓷介电容芯片12;所述第二多层瓷介电容芯片组20包括通过焊料40并联焊接的第三多层瓷介电容芯片21及第四多层瓷介电容芯片22;本实用新型改变了现有的多芯组瓷介电容器均由多只多层瓷介电容器并联堆叠而成的结构,采用多层瓷介电容芯片先并联后串联的特殊结构,减小产品体积,使其可以在特殊的安装环境中使用,例如某些安装空间对多只多层瓷介电容器并联的体积存在限制但又对电容器容量要求高的场景下,使用本实用新型公开的串并联瓷介电容器组,可以很好的解决此类问题。
本实施例中,所述焊料40为焊锡,锡的化学性质很稳定,在常温下不易被氧气氧化。
本实施例中,所述第一多层瓷介电容芯片11、所述第二多层瓷介电容芯片12、所述第三多层瓷介电容芯片21以及所述第四多层瓷介电容芯片22在挂锡之前,其表面上分别涂覆有银层。
本实施例中,所述第一引线31、所述第二引线32及所述第三引线33的表面分别镀有金属镀层。
本实施例中,所述第一引线31的端部伸出于所述第一多层瓷介电容芯片组10及所述第二多层瓷介电容芯片组20;所述第二引线32的端部伸出于所述第一多层瓷介电容芯片组10;所述第三引线33的端部伸出于所述第二多层瓷介电容芯片组20;引线伸出方便用户安装。
本实施例中,所述第一多层瓷介电容芯片11与所述第二多层瓷介电容芯片12平行设置;所述第三多层瓷介电容芯片21与所述第四多层瓷介电容芯片22平行设置;结构紧凑,减小产品体积。
最后应说明的是:以上实施例仅用以说明本实用新型的技术方案,而非对其限制;尽管参照前述实施例对本实用新型进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。
Claims (6)
1.一种串并联瓷介电容器组,其特征是:包括第一多层瓷介电容芯片组(10)、第二多层瓷介电容芯片组(20)、第一引线(31)、第二引线(32)及第三引线(33);
所述第一多层瓷介电容芯片组(10)与所述第二多层瓷介电容芯片组(20)通过焊料(40)串联焊接于所述第一引线(31);所述第一多层瓷介电容芯片组(10)远离所述第一引线(31)的端部通过焊料(40)焊接第二引线(32),所述第二多层瓷介电容芯片组(20)远离所述第一引线(31)的端部通过焊料(40)焊接第三引线(33);
所述第一多层瓷介电容芯片组(10)包括通过焊料(40)并联焊接的第一多层瓷介电容芯片(11)及第二多层瓷介电容芯片(12);所述第二多层瓷介电容芯片组(20)包括通过焊料(40)并联焊接的第三多层瓷介电容芯片(21)及第四多层瓷介电容芯片(22)。
2.根据权利要求1所述串并联瓷介电容器组,其特征是:所述焊料(40)为焊锡。
3.根据权利要求2所述串并联瓷介电容器组,其特征是:所述第一多层瓷介电容芯片(11)、所述第二多层瓷介电容芯片(12)、所述第三多层瓷介电容芯片(21)以及所述第四多层瓷介电容芯片(22)在挂锡之前,其表面上分别涂覆有银层。
4.根据权利要求1所述串并联瓷介电容器组,其特征是:所述第一引线(31)、所述第二引线(32)及所述第三引线(33)的表面分别镀有金属镀层。
5.根据权利要求1所述串并联瓷介电容器组,其特征是:所述第一引线(31)的端部伸出于所述第一多层瓷介电容芯片组(10)及所述第二多层瓷介电容芯片组(20);所述第二引线(32)的端部伸出于所述第一多层瓷介电容芯片组(10);所述第三引线(33)的端部伸出于所述第二多层瓷介电容芯片组(20)。
6.根据权利要求1所述串并联瓷介电容器组,其特征是:所述第一多层瓷介电容芯片(11)与所述第二多层瓷介电容芯片(12)平行设置;所述第三多层瓷介电容芯片(21)与所述第四多层瓷介电容芯片(22)平行设置。
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CN201820582051.3U CN208271746U (zh) | 2018-04-23 | 2018-04-23 | 一种串并联瓷介电容器组 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN112599355A (zh) * | 2020-12-04 | 2021-04-02 | 上海永铭电子股份有限公司 | 多芯组陶瓷电容器 |
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2018
- 2018-04-23 CN CN201820582051.3U patent/CN208271746U/zh active Active
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CN112599355A (zh) * | 2020-12-04 | 2021-04-02 | 上海永铭电子股份有限公司 | 多芯组陶瓷电容器 |
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