CN208227072U

CN208227072U - 一种ip核形式的宽带多速率2dpsk数字调制器

Info

Publication number: CN208227072U
Application number: CN201820408850.9U
Authority: CN
Inventors: 杨秀增; 肖丽玲
Original assignee: Guangxi Normal University for Nationalities
Current assignee: Guangxi Normal University for Nationalities
Priority date: 2018-03-26
Filing date: 2018-03-26
Publication date: 2018-12-11
Anticipated expiration: 2028-03-26

Abstract

一种IP核形式的宽带多速率2DPSK数字调制器，数字调制器包括Avalon接口单元、寄存器文件单元和任务逻辑单元，Avalon接口单元包括Avalon地址译码器和Avalon‑MM主从接口及其信号接线；Avalon‑MM主从接口用于连接Nios软核CPU与数字调制器；寄存器文件单元至少包括控制寄存器、状态寄存器、频率控制寄存器、传输数据寄存器和波特率寄存器；任务逻辑单元包括可编程分频器、并串转换电路、差分编码器和调相DDS模块。数字调制器结构简单、实用性好。

Description

一种IP核形式的宽带多速率2DPSK数字调制器

技术领域

本实用新型涉数字调制领域，尤其是涉及一种宽带多速率2DPSK数字调制器。

背景技术

为满足现代宽带无线高质量传输要求和提高无线通信的保密性，具有很强的抗截获、抗干扰和抗衰落能力的跳频通信系统在军事和民用通信中得到广泛应用。跳频通信采用宽频带频率实时跳变技术，调制器在同步算法和伪随机图案算法的控制下，把基带信号按一定的传输速率随机调制在某一个载波频率上进行传输，提高通信系统的抗干扰和抗截获性能。因此，研制高性能的全数字宽带可变速率的调制器对提高跳频通信系统性能具有重要的意义。为了满足跳频无线传输的需求和减少硬件复杂度，本文提出基于FPGA的宽带多速率的2DPSK数字调制器结构和硬件实现方案，实现2DPSK调制器的载波频率和基带信号传输速度连续编程可调。

发明内容

为了解决现有技术中存在的问题，本实用新型由此提供了一种宽带多速率2DPSK数字调制器，所述数字调制器包括Avalon接口单元、寄存器文件单元和任务逻辑单元，所述Avalon接口单元包括Avalon地址译码器和Avalon-MM主从接口及其信号接线，所述Avalon地址译码器用于对输入的地址进行译码，选择与此地址码相对应的寄存器文件单元中的寄存器，以实现对相应的寄存器进行读/写；所述Avalon-MM主从接口用于连接Nios软核CPU与所述数字调制器；所述寄存器文件单元至少包括控制寄存器、状态寄存器、频率控制寄存器、传输数据寄存器和波特率寄存器；所述任务逻辑单元包括可编程分频器、并串转换电路、差分编码器和调相DDS模块；所述可编程分频器用于根据所述波特率寄存器中的值对系统时钟进行分频，从而控制信息传输速率；所述并串联转换电路用于对32位的输入信号进行并串联转换，并根据调制器的当前状态修改所述状态寄存器的值；所述DDS模块根据所述频率控制寄存器的值控制调制频率，并根据所述差分编码器送来的值，控制调制频率的相位。

进一步的，所述任务逻辑单元通过应用端口信号与外围D/A转换单元模块相连。

进一步的，所述Avalon接口单元的一端通过Avalon-MM主从接口及其信号接线与Avalon总线相连，另一端通过内部数据线与所述寄存器文件单元相连，所述Avalon接口单元的地址译码器，用于对地址信号进行译码，确保NiosII能访问寄存器单元，所述Avalon-MM信号接线的信号至少包括，时钟信号、片选信号、地址信号、复位信号、读控制信号、写控制信号、写数据线信号、读数据线信号。

本实用新型的有益效果为：数字调制器结构简单、实用性好。

附图说明

当结合附图考虑时，参考下面的描述能够很好的理解本实用新型的结构、原理、工作特点和优点，但此处说明的附图用来对本实用新型的进一步解释，所附示意图只是为了更好的对本实用新型进行说明，并不对本实用新型构成不当限定，其中：

图1为本实用新型的一种宽带多速率2DPSK数字调制器的数字调制器的组成示意图；

图2是本实用新型的一种宽带多速率2DPSK数字调制器的调相DDS模块的组成示意图。

具体实施方式

下面结合实例和附图对本实用新型作进一步的描述，应当指出的是，以下实施例仅仅为示意性的，其并非意图限制本实用新型。

调制器可以分为模拟调制器和数字调制器，模拟调制有调幅(AM)、调频(FM)和调相(PM)；数字调制有振幅键控(ASK)、移频键控(FSK)、移相键控(PSK)和差分移相键控(DPSK)等。与模拟调制相比，数字调制器具有抗干扰能力强、信道损耗低等优点，在现代通信中得到广泛地应用。为了提高抗干扰能力能力和有效克服相位模糊^[3]问题，本文采用二进制差分移相键控(2DPSK)进行设计。二进制差分移相键控(2DPSK)数学表达式为：

其中a(t)为数字传输的绝对码，b(t)是a(t)和b(t-T)的差分码。由表达式可知，当差分码b(t)为数字0时，调制信号s(t)的相位为0，当差分码b(t)为数字1时，调制信号s(t)的相位为π。

为了提功能模块的重用性，把数字调制器设计成IP核形式。在设计过程中，采用自顶向下的模块化设计思路，根据Avalon总线规范，把数字调制器设计成Avalon接口单元、寄存器文件单元和任务逻辑单元3大模块，数字调制器结构框图如图1所示。在Avalon接口单元中，定义了Avalon地址译码器和Avalon-MM主从接口及其信号接线，Avalon地址译码器对输入的地址进行译码，选择与此地址码相对应的寄存器文件单元中的寄存器，以便对该寄存器进行读/写操作；Avalon-MM主从接口是连接NiosII处理器的Nios软核CPU与数字调制器的桥梁，保证N ios软核CPU与数字调制器之间能进行数据交换，通过SOPC Builder进行配置。在寄存器文件单元中定义一定数目寄存器，这些寄存器包括控制寄存器、状态寄存器、频率控制寄存器、传输数据寄存器和波特率寄存器；在任务逻辑中，定义了数字调制器功能，包括可编程分频器、并串转换电路、差分编码器和调相DDS模块组成。可编程分频器通过波特率寄存器中的值对系统时钟进行分频，从而控制信息传输速率；并串联转换电路对32位的输入信号进行并串联转换和根据调制器的当前状态修改状态寄存器的值：当正在转换时，状态寄存器被设为“忙”状态，否则为“闲”状态；DDS模块根据频率控制寄存器的值控制调制频率，并根据差分编码器送来的值(0或1)，控制调制频率的相位，当输入值为“1”时，移相180度。任务逻辑还通过应用端口信号与外围D/A转换单元模块相连，即图1所示的D/A转化器及低通滤波器。

调制器设计

Avalon接口单元，是MPPT控制IP核的前端单元，一端通过定义Avalon接口信号线与Avalon总线相连，另一端通过内部数据线与寄存器文件单元相连。Avalon接口单元的地址译码器，对地址信号进行译码，保证NiosII能访问寄存器。在本IP核设计中，选择Avalon-MM接口类型，还定义了clk、chipselect、address、reset、read、write、readdata和writedata等信号，这些信号的方向和位宽等信息如表1所示。

表1信号定义

为了实现NiosII处理器与任务逻辑单元之间通信，要在本设计中，定义一组寄存器来寄存控制信息、状态信息和数据，共定义了控制寄存器、状态寄存器、传输数据寄存器、传输频率控制寄存器和波特率寄存器，这些寄存器、相对地址、方向和功率描述如表2所示。

表2内部存器的定义与地址分配

任务逻辑是数字调制IP核的功能模块，由可编程分频器、并串转换电路、差分编码器和调相DDS模块组成。

调相DDS模块是任务逻辑单元中关键的模块之一，其结构原理图如图2所示，主要包括相位累加器、地址变换器、正弦波存储器组成。相位累加器对输入32位频率控制字K进行累加，把累加结果保存在寄存器中，并把累加结果的高12位作为正弦波储存器地址信号。为了实现输出信号的移相功能，在相位累加器与正弦波储存器之间设计了一个地址变换器。地址变换器可根据差分电路送来的数据自动变换地址，当差分电路送来的数据“0”时，正弦波的相位为0°，当差分电路送来的数据“1”时，正弦波的相位为180°，当相位累加器产生一次溢出时，DDS模拟输出一个周期的正弦波，频率表达式为：

f_o＝f_c×K/2^N (2)

其中，f_c为参考时钟，K为频率控制字，N为相位累加器的位宽。当K值取不同值时，信号f_o不同。当K＝1时，频率分辨率表达式为：

Δf_o＝f_c×/2^N (3)式

为了验证以上IP核的设计正确性，利用芯驿电子科技(上海)有限公司的FPGA开发板搭建测试平台。测试平台主要包括FPGA硬件开发板和数模转换模块两大部分。FPGA硬件开发板使用芯驿电子科技(上海)有限公司的开发板AX301；数模转换模块采用12位高速DAC模块DAC902。首先利用QuartusII开发软件设计和验证IP核，然后利用SOPC工具设计并生成NiosII嵌入硬件系统，最后回到QuartusII界面中完成QuartusII工程设计。

把验证好的FPGA程序通过Altera的FPGA/CPLD程序下载电缆下到开发板进行测试与验证。在测试过程中，可以用quartusII软件自带的嵌入式逻辑分析仪(SigalTap IILogic Analyzer)观察FPGA器件内部产生的波形，也可用示波器观察2DPSK输出波形。在嵌入式逻辑分析仪中观察到得到的波形图。通过研究载频为200kHz，传输速率为50000比特率的2DPSK信号、载频为400kHz，传输速率为50000比特率的2DPSK信号、为载频为400kHz，传输速率为50000比特率的2DPSK信号可以看出，相邻不同码元的载波频率相位变化π，并且载波频率和传输速率可调,验证了设计正确性。

尽管已经结合实施例对本实用新型进行了详细地描述，但是本领域技术人员应当理解地是，本实用新型并非仅限于特定实施例，相反，在没有超出本申请精神和实质的各种修正，变形和替换都落入到本申请的保护范围之中。

Claims

1.一种IP核形式的宽带多速率2DPSK数字调制器，其特征在于，所述数字调制器包括Avalon接口单元、寄存器文件单元和任务逻辑单元，所述Avalon接口单元包括Avalon地址译码器和Avalon-MM主从接口及其信号接线，所述Avalon地址译码器用于对输入的地址进行译码，选择与此地址码相对应的寄存器文件单元中的寄存器，以实现对相应的寄存器进行读/写；所述Avalon-MM主从接口用于连接Nios软核CPU与所述数字调制器；所述寄存器文件单元至少包括控制寄存器、状态寄存器、频率控制寄存器、传输数据寄存器和波特率寄存器；所述任务逻辑单元包括可编程分频器、并串转换电路、差分编码器和调相DDS模块；所述可编程分频器用于根据所述波特率寄存器中的值对系统时钟进行分频，从而控制信息传输速率；所述并串转换电路用于对32位的输入信号进行并串联转换，并根据调制器的当前状态修改所述状态寄存器的值；所述DDS模块根据所述频率控制寄存器的值控制调制频率，并根据所述差分编码器送来的值，控制调制频率的相位。

2.根据权利要求1所述的一种IP核形式的宽带多速率2DPSK数字调制器，其特征在于，所述任务逻辑单元通过应用端口信号与外围D/A转换单元模块相连。

3.根据权利要求2所述的一种IP核形式的宽带多速率2DPSK数字调制器，其特征在于，所述Avalon接口单元的一端通过Avalon-MM主从接口及其信号接线与Avalon总线相连，另一端通过内部数据线与所述寄存器文件单元相连，所述Avalon接口单元的地址译码器，用于对地址信号进行译码，确保NiosII能访问寄存器单元，所述Avalon-MM信号接线的信号至少包括，时钟信号、片选信号、地址信号、复位信号、读控制信号、写控制信号、写数据线信号、读数据线信号。