CN207852668U - 电容器阵列结构、半导体存储器 - Google Patents
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Abstract
本实用新型提供一种电容器阵列结构、半导体存储器，电容器阵列结构包括：半导体衬底，包含若干个位于内存数组结构中的电容接触节点；下电极层，接合于电容接触节点上，截面形状包括U型；电容介质层，覆盖于下电极层的内表面及外表面；上电极内衬层，覆盖于电容介质层的表面；上电极填孔体，填充于下电极层之间及下电极层内的间隙并延伸覆盖上电极内衬层；上电极覆盖层，覆盖于上电极填孔体的表面。通过上述方案，本实用新型改变了金属接触层与导线层的制备顺序，解决了填充材料层时出现提早封口的问题，改进了上电极填孔体的填充，改善了电连接性能，形成缓冲腔，释放结构材料层内的应变，避免工艺制程中因热膨胀挤压等而使电容器变形的问题。
Description
技术领域
本实用新型属于半导体器件及制造领域，特别是涉及一种电容器阵列结构及半导体存储器。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。目前，在20nm一下的DRAM制程中，DRAM均采用堆栈式的电容构造，其电容器(Capacitor)是垂直的高深宽比的圆柱体形状以增加表面积。
然而，在现有的器件结构的制备中，在DRAM电容器结构中一般会在上电极板上方直接镀上金属钨材料作为钨栓塞(W plug)的接触点，但是，随着制程微缩，金属钨在溅镀时容易使电容器顶端的洞口(Container top)缩小，导致后续形成的填充层多晶硅再沉积时有提早封口的现象，如图1所示，另外，电容器与金属钨之间的电连接特性，后续工艺程式，如上层金属钨薄膜或者其他材料层会发生热膨胀，导致电容器特别是柱状下极板发生变形，从而影响整个电容器，乃至整个存储器的性能。
因此，如何提供一种电容器结构阵列、半导体存储器结构，以解决现有技术中填充材料层填充时出现封口问题、电容器与金属的连接性能问题以及热膨胀导致的电容器变形的问题实属必要。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种电容器结构阵列、半导体存储器结构，以解决现有技术中填充材料层填充时出现封口、电容器与金属的连接性能差以及热膨胀导致的电容器变形等问题。
为实现上述目的及其他相关目的，本实用新型提供一种电容器阵列结构的制备方法，包括如下步骤：
1)提供一半导体衬底，所述半导体衬底包含若干个位于内存数组结构中的电容接触节点，于所述半导体衬底上形成交替叠置的牺牲层及支撑层；
2)于步骤1)得到的结构上形成具有阵列排布的窗口的图形化掩膜层，并基于所述图形化掩膜层刻蚀所述牺牲层及所述支撑层，以形成与所述窗口对应的电容孔，所述电容孔显露所述电容接触节点；
3)于所述电容孔的底部及侧壁形成下电极层，并去除所述牺牲层，以显露所述下电极层的外表面；
4)于所述下电极层的内表面以及显露的外表面形成电容介质层，并于所述电容介质层的表面形成上电极内衬层；
5)于所述上电极内衬层的表面形成上电极填孔体，所述上电极填孔体填充于所述下电极层之间及所述下电极层内的间隙并延伸覆盖所述上电极内衬层；以及
6)于所述上电极填孔体表面形成上电极覆盖层。
作为本实用新型的一种优选方案，步骤5)中，所述上电极填孔体具有缓冲腔，且所述缓冲腔位于所述下电极层之间，用于释放应变。
作为本实用新型的一种优选方案，步骤1)中，形成的所述支撑层的数量大于形成的所述牺牲层的数量，且所述牺牲层及所述支撑层构成的叠层结构中的底层材料层及顶层材料层均为所述支撑层。
作为本实用新型的一种优选方案，所述支撑层的数量为三层，包括顶层支撑层、中间支撑层及底层支撑层，所述牺牲层的数量为两层，包括位于所述顶层支撑层与所述中间支撑层之间第一牺牲层以及位于所述底层支撑层与所述中间支撑层之间的第二牺牲层，步骤3)中，去除所述牺牲层的步骤包括：
3-1)于所述顶层支撑层内形成第一开口，以暴露出位于其下表面的所述第一牺牲层；
3-2)基于所述第一开口，采用湿法刻蚀工艺去除所述第一牺牲层；
3-3)于所述中间支撑层内形成第二开口，以暴露出位于其下表面的所述第二牺牲层；
3-4)基于所述第二开口，采用湿法刻蚀工艺去除所述第二牺牲层。
作为本实用新型的一种优选方案，步骤3-1)中，一个所述第一开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠；步骤3-3)中，一个所述第二开口仅与一个所述电容孔交叠，或者一个所述第二开口同时与多个所述电容孔交叠。
作为本实用新型的一种优选方案，所述电容孔的深宽比介于5～20之间，所述电容孔的高度范围在0.5～5μm内。
作为本实用新型的一种优选方案，部分的所述缓冲腔还位于所述电容孔限定的所述上电极填孔体内，且所述缓冲腔的横向尺寸不大于填充于所述电容孔内对应位置的所述上电极填孔体的横向尺寸的80％。
作为本实用新型的一种优选方案，步骤5)中，所述上电极填孔体包括填孔部及包覆部，所述填孔部填充于所述上电极内衬层之间的间隙并延伸覆盖所述上电极内衬层，所述包覆部形成于所述填孔部的表面，其中，所述缓冲腔形成于所述填孔部内。
作为本实用新型的一种优选方案，所述填孔部与所述包覆部在同一反应室中制备；所述填孔部的材料包含硼掺杂的锗硅，所述包覆部的材料包含硼掺杂的多晶硅。
作为本实用新型的一种优选方案，控制形成所述填孔部的温度范围在350℃～450℃内，压力范围在250～900毫托(mT)内，以在形成所述填孔部的同时于所述填孔部内部形成所述缓冲腔。
作为本实用新型的一种优选方案，所述填孔部的上表面相较于所述下电极层顶部上方的所述上电极内衬层的上表面高出120～800埃。
作为本实用新型的一种优选方案，形成所述填孔部的锗源气体包括GeH4、Ge2H6中的至少一种，硅源气体包括SiH4、Si2H6、SiH6Cl中的至少一种，硼源气体包括BCl3、B2H6中的至少一种；形成所述包覆部的硅源气体包括SiH4、Si2H6、SiH6Cl中的至少一种，硼源气体包括BCl3、B2H6中的至少一种；其中，形成所述包覆部的温度范围在300℃～500℃内，压力范围包括在200mT～900mT内，形成的所述包覆部的厚度范围在400～1500埃内。
本实用新型还提供一种半导体存储器的制备方法，包括如上述任意一项方案所述的电容器阵列结构的制备方法。
本实用新型还提供一种电容器阵列结构，包括：
半导体衬底，所述半导体衬底包含若干个位于内存数组结构中的电容接触节点；
下电极层，接合于所述电容接触节点上，且所述下电极层的截面形状包括U型；
电容介质层，覆盖于所述下电极层的内表面及外表面；
上电极内衬层，覆盖于所述电容介质层的表面；
上电极填孔体，填充于所述下电极层之间及所述下电极层内的间隙并延伸覆盖所述上电极内衬层；以及
上电极覆盖层，覆盖于所述上电极填孔体的表面。
作为本实用新型的一种优选方案，所述上电极填孔体具有缓冲腔，且所述缓冲腔位于所述下电极层之间，用于释放应变。
作为本实用新型的一种优选方案，所述电容器阵列结构还包括顶层支撑层、中间支撑层及底层支撑层，均形成于所述半导体衬底上并连接各所述下电极层，其中，所述顶层支撑层位于所述下电极层的开口外围，所述中间支撑层位于所述下电极层的中部，所述底层支撑层形成于所述半导体衬底表面且位于所述下电极层的底部外围。
作为本实用新型的一种优选方案，所述下电极层的外轮廓构成的U型孔的深宽比介于5～20之间，所述下电极层的高度范围在0.5～5μm内。
作为本实用新型的一种优选方案，部分的所述缓冲腔还位于所述下电极层的U型腔所限定的所述上电极填孔体内，且所述缓冲腔的横向尺寸不大于填充于所述U型腔内对应位置的所述上电极填孔体的横向尺寸的80％。
作为本实用新型的一种优选方案，所述上电极填孔体包括填孔部及包覆部，所述填孔部填充于所述上电极内衬层之间的间隙并延伸覆盖所述上电极内衬层，所述包覆部形成于所述填孔部的表面，其中，所述缓冲腔形成于所述填孔部内。
作为本实用新型的一种优选方案，所述填孔部的材料包含硼掺杂的锗硅，所述包覆部的材料包含硼掺杂的多晶硅；所述填孔部的上表面相较于所述下电极层顶部上方的所述上电极内衬层的上表面高出120～800埃。
本实用新型还提供一种半导体存储器，所述半导体存储器包括如上述任意一项方案所述的电容器阵列结构。
如上所述，本实用新型的电容器阵列结构、半导体存储器，具有以下有益效果：
本实用新型提供的电容器阵列结构制备中，改变了上电极覆盖层(如金属钨层)与上电极填孔体(如多晶硅或锗硅填孔部)的制备顺序，解决了现有技术中金属接触层溅镀时导致电容器顶端洞口减小所导致的填充材料层填充时出现提早封口的问题；另外，本实用新型改进了电容器与金属接触层之间的上电极填孔体的填充，从而改善了上电极填孔体的电连接性能；同时，本实用新型在填充的上电极填孔体内形成了缓冲腔结构，从而可以释放结构材料层内的应变，可避免工艺制程中金属接触层等结构层因热膨胀挤压而使电容器，特别是下电极层变形的现象。
附图说明
图1显示为本实用新型提供的电容器阵列结构的制备工艺流程图。
图2显示为本实用新型的电容器阵列结构制备中提供半导体衬底的结构示意图。
图3显示为本实用新型的电容器阵列结构制备中形成交替叠置的牺牲层与支撑层的示意图。
图4显示为本实用新型的电容器阵列结构制备中形成图形化掩膜层的结构示意图。
图5显示为本实用新型的电容器阵列结构制备中形成电容孔的结构示意图。
图6显示为本实用新型的电容器阵列结构制备中形成下电极层的结构示意图。
图7显示为本实用新型的电容器阵列结构制备中形成第一开口的俯视图。
图8(a)显示为图7中A-A’截面形成第一开口后的结构示意图。
图8(b)显示为图7中A-A’截面处去除第一牺牲层后的结构示意图。
图8(c)显示为图7中A-A’截面形成第二开口后的结构示意图。
图8(d)显示为图7中A-A’截面处去除第二牺牲层后的结构示意图。
图9显示为本实用新型的电容器阵列结构制备中形成电容介质层的结构示意图。
图10显示为本实用新型的电容器阵列结构制备中形成上电极内衬层的结构示意图。
图11显示为本实用新型的电容器阵列结构制备中形成填孔部的结构示意图。
图12显示为本实用新型的电容器阵列结构制备中形成包覆部的结构示意图。
图13显示为本实用新型的电容器阵列结构制备中形成上电极覆盖层的结构示意图。
图14显示为图13中A-B截面的结构示意图。
图15显示为图14中的虚线框处的局部放大图。
元件标号说明
100 半导体衬底
101 电容接触节点
102 底层支撑层
103 第二牺牲层
104 中间支撑层
105 第一牺牲层
106 顶层支撑层
107 图形化掩膜层
108 窗口
109 电容孔
110 下电极层
111 开口
1111 第一开口
1112 第二开口
112 电容介质层
113 上电极内衬层
114 填孔部
115 缓冲腔
116 包覆部
117 连接导电层
118 上电极覆盖层
S1～S6 步骤1)～步骤6)
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一：
如图1所示，本实用新型提供一种电容器阵列结构的制备方法，包括如下步骤：
1)提供一半导体衬底，所述半导体衬底包含若干个位于内存数组结构中的电容接触节点，于所述半导体衬底上形成交替叠置的牺牲层及支撑层；
2)于步骤1)得到的结构上形成具有阵列排布的窗口的图形化掩膜层，并基于所述图形化掩膜层刻蚀所述牺牲层及所述支撑层，以形成与所述窗口对应的电容孔，所述电容孔显露所述电容接触节点；
3)于所述电容孔的底部及侧壁形成下电极层，并去除所述牺牲层，以显露所述下电极层的外表面；
4)于所述下电极层的内表面以及显露的外表面形成电容介质层，并于所述电容介质层的表面形成上电极内衬层；
5)于所述上电极内衬层的表面形成上电极填孔体，所述上电极填孔体填充于所述下电极层之间及所述下电极层内的间隙并延伸覆盖所述上电极内衬层；以及
6)于所述上电极填孔体表面形成上电极覆盖层。
下面将结合附图详细说明本实用新型的电容器阵列结构的制备方法。
首先，如图1中的S1及图2～3所示，进行步骤1)，提供一半导体衬底100，并于所述半导体衬底100上形成交替叠置的牺牲层，如103、105，及支撑层，如102、104、106。
作为示例，步骤1)中，所述半导体衬底100包含若干个位于内存数组结构中的电容接触节点101。
具体的，在一具体结构中，所述衬底100还包括半导体基底(图未示)，半导体基底内设置有有源区及字线，半导体基底上设置有位线及所述电容接触节点101，所述电容接触节点101电性连接所述内存数组结构内的晶体管源极等。
另外，所述电容接触节点101可以呈六方阵列排布，与后续制作的电容器的排布相对应。且所述电容接触节点101之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层的材料选用为SiN。
作为示例，步骤1)中，形成的所述支撑层的数量大于形成的所述牺牲层的数量，且所述牺牲层及所述支撑层构成的叠层结构中的底层材料层及顶层材料层均为所述支撑层。
在一示例中，所述支撑层的数量为三层，包括顶层支撑层106、中间支撑层104及底层支撑层102，所述牺牲层的数量为两层，包括位于所述顶层支撑层106与所述中间支撑层104之间第一牺牲层105以及位于所述底层支撑层102与所述中间支撑层104之间的第二牺牲层103。
具体的，可以采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Plasma Enhenced Chemical Vapor Deposition)形成各支撑层以及各牺牲层，如所述底层支撑层102、所述第二部分牺牲层103、所述中间支撑层104、所述第二部分牺牲层105以及所述顶层支撑层106。
需要说明的是，所述牺牲层的材质包括氧化硅或氮氧化硅或多晶硅层，所述牺牲层中可以掺杂有硼或磷，所述支撑层的材质包括氮化硅、氮氧化硅、氧化铝中的任意一种或任意两种以上的组合。所述牺牲层的材料与所述支撑层的材料不同，且在同一刻蚀过程(如同一腐蚀液)中两者的腐蚀速率不同，具体表现为在同一刻蚀过程(如同一腐蚀液)中，所述牺牲层的刻蚀(如腐蚀)速率远远大于所述支撑层的刻蚀速率，使得当所述牺牲层被完全去除时，所述支撑层几乎被完全保留。在本实施例中，所述牺牲层的材料为SiO2，所述支撑层的材料为SiN，采用湿法腐蚀工艺，所述湿法腐蚀采用的腐蚀液包括氢氟酸溶液和氢氟酸氨水溶液其中之一。
另外，除上述列举的三层支撑层及两层牺牲层的情况外，所述牺牲层和支撑层的数量可以依据后续电容器的所需要的高度进行设定，其层叠的数量可以为1～10次或者更多，其中，以2～5次为宜。
进一步，所述牺牲层在后续工艺过程中会被去除，而所述支撑层用于在后续工艺过程中所述牺牲层被去除后作为支撑框架，由于本实施例增加了所述支撑框架，不仅可以大大提高后续制作电容器时结构的机械强度，更可以避免后续工艺(如研磨等)时对电容器造成的破坏。另外，在本示例中，所述牺牲层中掺杂有硼或磷，可以保证关键尺寸的均匀性，并提高所述牺牲层的去除速率。
接着，如图1中的S2及图4～5所示，进行步骤2)，于步骤1)得到的结构上形成具有阵列排布的窗口108的图形化掩膜层107，并基于所述图形化掩膜层107于所述牺牲层，如103、105，及支撑层，如102、104、106内刻蚀形成与所述窗口108对应的电容孔109。
作为示例，步骤2)中形成的所述电容孔109暴露出所述电容接触节点101。
具体的，经过该步骤实现对所述电容孔109位置的定义，可以先形成一层光刻胶层，作为所述图形化掩膜层107的材料层，当然，在其他示例中也可以形成其他材料的掩膜层(如氮化硅硬掩膜层等等)，然后，采用光刻工艺将该层材料层(如光刻胶层)图形化，以得到具有所述窗口108的所述图形化掩膜层107，其中，所述窗口108可以沿所述图形化掩膜层107的表面呈六方阵列排布，与下方的所述电容接触节点101相对应。
所述图形化掩膜层107形成以后，以其为掩膜刻蚀形成所述电容孔109，具体为：依据所述图形化掩膜层107采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合的工艺刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成上下贯通的所述电容孔109，所述电容孔109暴露出所述电容接触节点，如图5所示。
作为示例，步骤2)中，所述电容孔的深宽比介于5～20之间，所述电容孔的高度范围在0.5～5μm内。
具体的，所述电容孔109的深宽比均为5～20，优选为6～10，本示例中选择为8。本实施例通过设计牺牲层及支撑层的层叠结构，可以获得较大深宽比的电容孔109，从而大大提高单位面积的电容值，提高存储器件的集成度及性能，在本示例中，所述电容孔109的深度为0.5～5μm，优选为1～4μm，本示例中选择为3μm。
继续，如图1中的S3及图6～8所示，进行步骤3)，于所述电容孔109的底部及侧壁形成下电极层110，并去除所述牺牲层，如103、105，以显露所述下电极层110的外表面。
具体的，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述电容孔109的侧壁及底部，以及所述牺牲层和所述支撑层构成的叠层结构的上表面沉积下电极材料层，所述下电极材料层包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，优选地，本实施例中，所述下电极材料层的材料为氮化钛；然后，再采用化学机械研磨或刻蚀等工艺去除位于所述叠层结构上表面的所述下电极材料层，保留的位于所述电容孔109的侧壁及底部的所述下电极材料层即为所述下电极层110，且所述支撑层与所述下电极层的外表面相连接。
作为示例，提供一种所述牺牲层的去除方法，以以下情况为例：所述支撑层的数量为三层，包括顶层支撑层、中间支撑层及底层支撑层，所述牺牲层的数量为两层，包括位于所述顶层支撑层与所述中间支撑层之间第一牺牲层以及位于所述底层支撑层与所述中间支撑层之间的第二牺牲层，步骤3)中，去除所述牺牲层的步骤包括：
3-1)于所述顶层支撑层106内形成第一开口1111，如图7及图8(a)所示，以暴露出位于其下表面的所述第一牺牲层105；
3-2)基于所述第一开口1111，采用湿法刻蚀工艺去除所述第一牺牲层105，如图8(b)所示；
3-3)于所述中间支撑层104内形成第二开口1112，其中，所述第一开口1111及所述第二开口1112共同构成去除所述牺牲层过程中的开口111，以暴露出位于其下表面的所述第二牺牲层，如图8(c)所示；
3-4)基于所述第二开口1112，采用湿法刻蚀工艺去除所述第二牺牲层103，如图8(d)所示。
具体的，当所述牺牲层以及所述支撑层为其他数量或更多的材料层时，依次类推，通过开设开口以及湿法刻蚀的工艺去除，另外，作为示例，步骤3-2)与步骤3-3)之间还包括于所述顶层支撑层106的上表面沉积支撑层材料的步骤，以将所述顶层支撑层106增厚。这是由于在步骤3-2)的过程中，所述顶层支撑层106会被去除一部分，为了防止后续腐蚀过程中所述顶层支撑层106被刻穿，以及确保上层支撑处具有足够的支撑强度，需要在步骤3-2)与步骤3-3)之间增设于所述顶层支撑层106的上表面沉积支撑层材料的步骤。
作为示例，步骤3-1)中，一个所述第一开口1111仅与一个所述电容孔109交叠，或者一个所述第一开口1111同时与多个所述电容孔109交叠(如图7所示，以一个所述第一开口1111与三个所述电容孔109交叠作为示例)；步骤3-3)中，一个所述第二开口1112仅与一个所述电容孔109交叠，或者一个所述第二开口1112同时与多个所述电容孔109交叠。其中，所述第二开口1112的开设类似于所述第一开口1111的开设，作为一示例，优选第二开口1112与第一开口1111上下一一对应设置，具体可以参考的图7的开设方式。
继续，如图1中的S4及图9～10所示，进行步骤4)，于所述下电极层110的内表面以及裸露的外表面形成电容介质层112，并于所述电容介质层112的表面形成上电极内衬层113。
具体的，所述电容介质层112的材料可以选用为高K介质材料，以提高单位面积电容器的电容值，其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。
另外，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成覆盖所述电容介质112外表面的上电极内衬层113，所述上电极内衬层113的材料可以包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层，还可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(TitaniumSilicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)。
继续，如图1中的S5及图11～12及14～15所示，进行步骤5)，于所述上电极内衬层113的表面形成具有缓冲腔115的上电极填孔体117，所述上电极填孔体117填充于所述上电极内衬层113之间的间隙并延伸覆盖所述上电极内衬层117，所述缓冲腔用于释放应变。
具体的，当形成完所述上电极内衬层113之后，在所述电容孔109内部的区域、所述电容孔109外的所述支撑层之间的区域还有一定的未填充完的空间，所述上电极填孔体117首先将这一部分空间填充满，继而继续沉积直至覆盖整个所述上电极内衬层113。
需要说明的是，本步骤控制反应条件，使得在所述上电极填孔体中形成所述缓冲腔115，所述缓冲腔115可以存在于填充在所述电容孔109内限定的区域内，还可以存在上下所述支撑层所限定的区域之间，所述缓冲腔的存在用于释放周围材料的应变，从而防止在器件结构中的应变堆积造成对电容的损害，如后续薄膜热膨胀挤压会造成电容器圆柱，特别是电容器下电极层变形的现象，这会极大地影响电容器性能。另一方面，改善上电极填孔体的掺杂条件，从而可以改善上电极填孔体的导电特性，改善电容与后段接触金属的连接。
作为示例，步骤5)中，所述缓冲腔115至少位于所述电容孔109限定的所述上电极填孔体117内，且所述缓冲腔115的横向尺寸不大于填充于所述电容孔内109对应位置的所述上电极填孔体117的横向尺寸的80％。
具体的，所述缓冲腔115的尺寸不能过大也不能过小，如图15所示，在所述半导体衬底100所在的平面内，其横向尺寸优选占所述上电极填孔体117该对应位置的横向尺寸的40～60％。
作为示例，步骤5)中，所述上电极填孔体117包括填孔部114及包覆部116，所述填孔部114填充于所述上电极内衬层113之间的间隙并延伸覆盖所述上电极内衬层113，所述包覆部116形成于所述填孔部114的表面，其中，所述缓冲腔115形成于所述填孔部114内。
作为示例，所述填孔部114与所述包覆部116在同一反应室中制备；所述填孔部114的材料包含硼掺杂的锗硅，所述包覆部116的材料包含硼掺杂的多晶硅。
具体的，所述上电极填孔体117可以设计成两种材料层的叠层结构层，以改善现有技术中多晶硅填充所带来的电容与后续形成的后端金属接触层之间电连接特征不足的问题，且形成的所述包覆部116还可以具有增强所述填孔部114与后端金属接触层的连接的问题，可以避免所述填孔部与所述上电极覆盖层之间发生剥离的现象，作为一示例，先制备所述填孔部114，再制备所述包覆部116，具体的步骤为：
将步骤4)得到的结构置于一低压化学气相沉积炉管内；向所述低压化学气相沉积炉管内同时通入锗源气体、硼源气体及硅源气体进行反应，以在所述上电极内衬层113的外表面形成所述填孔部114；接着，再在同一反应设备内，改变反应条件，通入硼源气体及硅源气体进行反应，以在所述填孔部114的上表面形成所述包覆部116。
作为示例，控制形成所述填孔部114的温度介于350℃～450℃之间，压力介于250mT(毫托)～900mT(毫托)之间，以在形成所述填孔部114的同时于所述填孔部内部形成所述缓冲腔115。
作为示例，所述填孔部114的上表面相较于所述下电极层110顶部上方的所述上电极内衬层113的上表面高出120～800埃。
需要说明的是，本示例提供了可以在所述填孔部114中形成所述缓冲腔的控制条件，其中，形成所述填孔部114的温度优选在380℃～420℃之间，本示例中选择为400℃，对应匹配的压力范围在250～450mT内，本示例中选择为300mT，调整反应温度及压力将会反应在结构中未填满之缝隙孔径大小，提高温度与压力会增加反应速率进而产生未填满之缝隙，但若是高于此范围会提高洞口直接封口且上电极内衬层表面未长膜的风险，导致所述上电极填孔体或所述填孔部不能正常形成在所述上电极内衬层表面。
另外，基于本申请的器件结构，如电容孔的深宽比等，也要控制所述填孔部114的上表面高出于最上方的所述上电极内衬层113的厚度，优选为140～160埃，本示例中选择为150埃，从而匹配结构参数，并进一步控制优化所述缓冲腔115形成合适的结构。
作为示例，形成所述填孔部114的锗源气体包括GeH4、Ge2H6中的至少一种，形成所述填孔部114的硅源气体包括SiH4、Si2H6、SiH6Cl中的至少一种，形成所述填孔部114的硼源气体包括BCl3、B2H6中的至少一种；形成所述包覆部的硅源气体包括SiH4、Si2H6、SiH6Cl中的至少一种，形成所述包覆部的硼源气体包括BCl3、B2H6中的至少一种；其中，形成所述包覆部116的温度范围在300℃～500℃内，压力范围在200mT～900mT内，形成的所述包覆部116的厚度范围在400～1500埃内。
具体的，形成所述包覆部116的温度优选为350～450℃，本示例选择为400℃，压力范围包括250～800mT，本示例中选择为600mT，厚度范围优选为600～1000埃，本示例中选择为800埃。
最后，如图1中的S6及图13～15所示，进行步骤6)，于所述上电极填孔体117表面形成上电极覆盖层118。
具体的，所述上电极覆盖层118形成于所述上电极填孔体117的表面，其材料包括但不限于钨金属，所述上电极覆盖层118可以用于钨栓塞(W plug)的接触点。
需要说明的，本实用新型改变了金属钨(上电极覆盖层)以及多晶硅制程(上电极填孔体)的顺序，从而解决了由于制程微缩所导致的先溅射金属钨后进行多晶硅填充，由于先前的金属造成电容器顶端洞口缩小从而导致的提早封口的现象。
本实用新型还提供一种电容器阵列结构，其中，所述电容器阵列结构优选采用本实用新型的制备方法制备，当然，并不局限于此，所述电容器阵列结构包括：
半导体衬底100，所述半导体衬底100上形成有若干个位于内存数组结构中的电容接触节点101；
下电极层110，接合于所述电容接触节点101上，且所述下电极层的截面形状包括U型；
电容介质层112，覆盖于所述下电极层110的内表面及外表面；
上电极内衬层113，覆盖于所述电容介质层112的表面；
上电极填孔体117，填充于所述下电极层110之间及所述下电极层110内的间隙并延伸覆盖所述上电极内衬层113；以及
上电极覆盖层118，覆盖于所述上电极填孔体117的表面。
作为示例，所述上电极填孔体117具有缓冲腔115，且所述缓冲腔115位于所述下电极层110之间，用于释放应变。
具体的，在一具体结构中，所述衬底100还包括半导体基底(图未示)，半导体基底内设置有有源区及字线，半导体基底上设置有位线及所述电容接触节点101，所述电容接触节点101电性连接所述内存数组结构内的晶体管源极等。所述电容接触节点101可以呈六方阵列排布，与后续制作的电容器的排布相对应。
需要说明的是，本步骤控制反应条件，使得在所述上电极填孔体中形成所述缓冲腔115，所述缓冲腔115可以存在于填充在所述下电极层110内限定的区域内，还可以存在上下所述支撑层所限定的区域之间，所述缓冲腔的存在用于释放周围材料的应变，从而防止在器件结构中的应变堆积造成对电容的损害，如后续薄膜热膨胀挤压会造成电容器圆柱，特别是电容器下电极层变形的现象，这会极大地影响电容器性能。另一方面，改善上电极填孔体的掺杂条件，从而可以改善上电极填孔体的导电特性，改善电容与后段接触金属的连接。
作为示例，所述电容器阵列结构还包括顶层支撑层106、中间支撑层104及底层支撑层102，均形成于所述半导体衬底100上并连接各所述下电极层110，其中，所述顶层支撑层106位于所述下电极层110的开口外围，所述中间支撑层104位于所述下电极层110的中部，所述底层支撑层102形成于所述半导体衬底100表面且位于所述下电极层110的底部外围。
具体的，本实用新型的电容器阵列结构中还包括支撑层，当然还可以是除上述支撑层外的其他支撑层，各所述支撑层连接于各所述下电极层外表面，不仅可以大大提高后续制作电容器时结构的机械强度，更可以避免后续工艺(如研磨等)时对电容器造成的破坏。其中，所述顶层支撑层106位于所述下电极层110的开口外围是指位于各下电极层之间的区域为一整体结构，优选所述顶层支撑层的上表面与所述下电极层顶部处于同一高度。
作为示例，所述下电极层外表面轮廓构成的U型孔的深宽比介于5～20之间，所述下电极层的高度范围在0.5～5μm内；部分的所述缓冲腔还位于所述下电极层的U型腔所限定的所述上电极填孔体内，且所述缓冲腔的横向尺寸不大于填充于所述U型腔内对应位置的所述上电极填孔体的横向尺寸的80％。
具体的，所述下电极层的U型的外表面轮廓构成一U型槽，称为电容孔，所述电容孔的深宽比均为5～20，优选为6～10，本示例中选择为8，本实施例通过设计牺牲层及支撑层的层叠结构，可以获得较大深宽比的电容孔，从而大大提高单位面积的电容值，提高存储器件的集成度及性能，在本示例中，所述电容孔的深度为0.5～5μm，优选为1～4μm，本示例中选择为3μm。
另外，所述缓冲腔115的尺寸不能过大也不能过小，如图15所示，在所述半导体衬底100所在的平面内，其横向尺寸优选占所述上电极填孔体117该对应位置的横向尺寸的40～60％。
作为示例，所述上电极填孔体117包括填孔部114及包覆部116，所述填孔部114填充于所述上电极内衬层113之间的间隙并延伸覆盖所述上电极内衬层113，所述包覆部116形成于所述填孔部114的表面，其中，所述缓冲腔115形成于所述填孔部114内。
具体的，当形成完所述上电极内衬层113之后，在所述下电极层110内部的区域、所述下电极层110外，如所述支撑层之间的区域还有一定的未填充完的空间，所述上电极填孔体117首先将这一部分空间填充满，继而继续沉积直至覆盖整个所述上电极内衬层113。
另外，所述上电极填孔体117可以设计成两种材料层的叠层结构层，以改善现有技术中多晶硅填充所带来的电容与后续形成的后端金属接触层之间电连接特征不足的问题，且形成的所述包覆部116还可以具有增强所述填孔部114与后端金属接触层的连接的问题，可以避免所述填孔部与所述上电极覆盖层之间发生剥离的现象。
作为示例，所述填孔部的材料包含硼掺杂的锗硅，所述包覆部的材料包含硼掺杂的多晶硅；所述填孔部的上表面相较于所述下电极层顶部上方的所述上电极内衬层的上表面高出120～800埃。
具体的，基于本申请的器件结构，如电容孔的深宽比等，也要控制所述填孔部114的上表面高出于最上方的所述上电极内衬层113的厚度，优选为140～160埃，本示例中选择为150埃，从而匹配结构参数，并进一步控制优化所述缓冲腔115形成合适的结构。
实施例二：
本实施例还提供一种半导体存储器的制备方法，包括如实施例一中任意一项方案所述的电容器阵列结构的制备方法。另外，本实施例还提供一种半导体存储器，所述半导体存储器包括如上述实施例一种任意一项方案所述的电容器阵列结构，其中，所述存储器结构还包括晶体管结构，每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
综上所述，本实用新型提供一种电容器阵列结构、半导体存储器，电容器阵列结构包括：半导体衬底，所述半导体衬底包含若干个位于内存数组结构中的电容接触节点；下电极层，接合于所述电容接触节点上，且所述下电极层的截面形状包括U型；电容介质层，覆盖于所述下电极层的内表面及外表面；上电极内衬层，覆盖于所述电容介质层的表面；上电极填孔体，填充于所述下电极层之间及所述下电极层内的间隙并延伸覆盖所述上电极内衬层；以及上电极覆盖层，覆盖于所述上电极填孔体的表面。通过上述方案，本实用新型提供的电容器阵列结构制备中，改变了上电极覆盖层(如金属钨层)与上电极填孔体(如多晶硅或锗硅填孔部)的制备顺序，解决了现有技术中金属接触层溅镀时导致电容器顶端洞口减小所导致的填充材料层填充时出现提早封口的问题；另外，本实用新型改进了电容器与金属接触层之间的上电极填孔体的填充，从而改善了上电极填孔体的电连接性能；同时，本实用新型在填充的上电极填孔体内形成了缓冲腔结构，从而可以释放结构材料层内的应变，可避免工艺制程中金属接触层等结构层因热膨胀挤压而使电容器，特别是下电极层变形的现象。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
Claims (10)
1.一种电容器阵列结构，其特征在于，包括：
半导体衬底，所述半导体衬底包含若干个位于内存数组结构中的电容接触节点；
下电极层，接合于所述电容接触节点上，且所述下电极层的截面形状包括U型；
电容介质层，覆盖于所述下电极层的内表面及外表面；
上电极内衬层，覆盖于所述电容介质层的表面；
上电极填孔体，填充于所述下电极层之间及所述下电极层内的间隙并延伸覆盖所述上电极内衬层；以及
上电极覆盖层，覆盖于所述上电极填孔体的表面。
2.根据权利要求1所述的电容器阵列结构，其特征在于，所述上电极填孔体具有缓冲腔，且所述缓冲腔位于所述下电极层之间，用于释放应变。
3.根据权利要求1所述的电容器阵列结构，其特征在于，所述电容器阵列结构还包括顶层支撑层、中间支撑层及底层支撑层，均形成于所述半导体衬底上并连接各所述下电极层，其中，所述顶层支撑层位于所述下电极层的开口外围，所述中间支撑层位于所述下电极层的中部，所述底层支撑层形成于所述半导体衬底表面且位于所述下电极层的底部外围。
4.根据权利要求1所述的电容器阵列结构，其特征在于，所述下电极层的外轮廓构成的U型孔的深宽比介于5～20之间，所述下电极层的高度范围在0.5～5μm内。
5.根据权利要求2所述的电容器阵列结构，其特征在于，所述下电极层具有一U型腔，部分的所述缓冲腔还位于所述下电极层的所述U型腔所限定的所述上电极填孔体内，且所述缓冲腔的横向尺寸不大于填充于所述U型腔内对应位置的所述上电极填孔体的横向尺寸的80％。
6.根据权利要求2所述的电容器阵列结构，其特征在于，所述上电极填孔体包括填孔部及包覆部，所述填孔部填充于所述上电极内衬层之间的间隙并延伸覆盖所述上电极内衬层，所述包覆部形成于所述填孔部的表面，其中，所述缓冲腔形成于所述填孔部内。
7.根据权利要求6所述的电容器阵列结构，其特征在于，所述填孔部的材料包含硼掺杂的锗硅，所述包覆部的材料包含硼掺杂的多晶硅。
8.根据权利要求6所述的电容器阵列结构，其特征在于，所述填孔部的上表面相较于所述下电极层顶部上方的所述上电极内衬层的上表面高出120～800埃。
9.根据权利要求6所述的电容器阵列结构，其特征在于，所述包覆部的厚度范围在400～1500埃内。
10.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求1所述的电容器阵列结构。
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