CN207504847U - 一种高速大摆幅差分驱动器及差分数据接口系统 - Google Patents

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夏冰
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Abstract

本实用新型实施例公开了一种高速大摆幅差分驱动器及差分数据接口系统。高速大摆幅差分驱动器第一尾电流源、第二尾电流源、状态调整电路、第一差分输入信号和第二差分输入信号；所述状态调整电路包括堆叠开关管形成的推挽电路，堆叠开关管包括薄栅氧开关管以及厚栅氧开关管，所述堆叠开关管的输入端连接至第一尾电流源，堆叠开关管的输出端连接至第二尾电流源，堆叠开关管的控制端连接至第一差分输入信号和第二差分输入信号。本实用新型实施例的技术方案可以实现较快速度的大摆幅差分电压输出，并且驱动器功耗小。

Description

一种高速大摆幅差分驱动器及差分数据接口系统
技术领域
本实用新型实施例涉及数据传输技术领域，尤其涉及一种高速大摆幅差分驱动器及差分数据接口系统。
背景技术
社会及科技发展至今，尤其伴随大数据的兴起，各行各业都处于数据量高速增长的阶段。数据量的增长除对存储容量、计算速度提出更高要求外，高速的数据传输也是一项关键要求。与此同时，随着芯片及系统的功能日趋复杂，芯片管脚的分配也愈发紧张，对各模块减少管脚数提出了要求。高速串行差分数据接口因良好地适应了上述需求而被广泛采纳。
根据应用需求的不同而有不同的接口形式，其中，CML(Current Mode Logic，电流模逻辑)电路便是输出摆幅较大时常用的一种高速差分数据接口形式。
请参照图1所示，其包括接收器和由CML电路构成的高速大摆幅差分驱动器，其中，由CML电路组成的高速大摆幅差分驱动器包括NMOS管MN11、NMOS管MN12、2个电阻RD、电压源VDD、差分输入信号Vi+、差分输入信号Vi-以及尾电流源，NMOS管MN11的漏极通过其中一个电阻RD连接至电压源VDD，NMOS管MN12的漏极通过另一个电阻RD连接至电压源VDD，NMOS管MN11和NMOS管MN12的源极均通过尾电流源接地，NMOS管MN11和NMOS管MN12的栅极分别连接至差分输入信号Vi+、差分输入信号Vi-，NMOS管MN12的漏极和另一个电阻RD之间形成高速大摆幅差分驱动器的第一差分输出端Vo+，NMOS管MN11的漏极和其中一个电阻RD之间形成高速大摆幅差分传输器的第二差分输出端Vo-，第一差分输出端Vo+和第二差分输出端Vo-分别通过第一传输线和第二传输线连接至接收器的第一输入端和第二输入端，假定第一传输线和第二传输线均串接一终端电阻RL，以提供一定的衰减，驱动器内部的电阻RD用于阻抗匹配以减小反射，保证传输中的信号完整性，其阻值与终端电阻RL的阻值相等，通常均为50Ω，将第一输入端和第二输入端直接相连，并以NMOS管MN11导通而NMOS管MN12截止为例，如图1所示，对于输出电压单端摆幅为IU*RL的信号，高速大摆幅差分驱动器则需消耗4*IU的工作电流，功耗较大。
实用新型内容
本实用新型实施例提供一种高速大摆幅差分驱动器及差分数据接口系统，可以在较小功耗情况下输出大摆幅差分信号。
第一方面，本实用新型实施例提供了一种高速大摆幅差分驱动器，包括第一尾电流源、第二尾电流源、状态调整电路、第一差分输入信号和第二差分输入信号；其中：
所述状态调整电路包括堆叠开关管形成的推挽电路，其中，所述堆叠开关管包括薄栅氧开关管以及与所述薄栅氧开关管堆叠的厚栅氧开关管，所述堆叠开关管的输入端连接至第一尾电流源，堆叠开关管的输出端连接至第二尾电流源，堆叠开关管的控制端连接至第一差分输入信号和第二差分输入信号。
在上述高速大摆幅差分驱动器中，优选的是，所述堆叠开关管的数量为四个，两个堆叠开关管的输入端均连接至第一尾电流源，另外两个堆叠开关管的输出端均连接至第二尾电流源，所述其中两个堆叠开关管的输出端和所述另外两个堆叠开关管的输入端一一对应连接，所述对应连接的连接点形成两个差分输出端；所述第一差分输入信号和第二差分输入信号分别对应接入至另外两个堆叠开关管的控制端；所述其中两个堆叠开关管的控制端均接入偏置电压。
在上述高速大摆幅差分驱动器中，优选的是，所述其中两个堆叠开关管包括第一PMOS管和第三PMOS管组成的第一堆叠开关管、以及第二PMOS管和第四PMOS管组成的第二堆叠开关管；所述另外两个堆叠开关管包括第一NMOS管和第三NMOS管组成的第三堆叠开关管以及第二NMOS管和第四NMOS管组成的第四堆叠开关管；
所述第一PMOS管和第二PMOS管的源极均连接至第一尾电流源，所述第一PMOS管和第二PMOS管的栅极均接入第一偏置电压，所述第一PMOS管和第二PMOS管的漏极分别连接至第三PMOS管和第四PMOS管的源极；
所述第三PMOS管和第四PMOS管的栅极均接入第二偏置电压，所述第三PMOS管和第四PMOS管的漏极分别连接至第三NMOS管和第四NMOS管的漏极；
所述第三NMOS管和第四NMOS管的栅极均接入第三偏置电压，所述第三NMOS管和第四NMOS管的源极分别连接至第一NMOS管和第二NMOS管的漏极；
所述第一NMOS管和第二NMOS管的栅极分别接入第一差分输入信号和第二差分输入信号；所述第一NMOS管和第二NMOS管的源极均连接至第二尾电流源；
所述第三PMOS管的漏极和第三NMOS管的漏极之间形成第二差分输出端，所述第四PMOS管的漏极和第四NMOS管的漏极之间形成第一差分输出端；
所述第一NMOS管和第二NMOS管均为薄栅氧NMOS管；所述第三NMOS管和第四NMOS管均为厚栅氧NMOS管，所述第一PMOS管和第二PMOS管均为薄栅氧PMOS管，所述第三PMOS管和第四PMOS管均为厚栅氧PMOS管。
在上述高速大摆幅差分驱动器中，优选的是，所述第一NMOS管和第二NMOS管的尺寸相同；所述第三NMOS管和第四NMOS管的尺寸相同，所述第一PMOS管和第二PMOS管的尺寸相同，所述第三PMOS管和第四PMOS管的尺寸相同。
在上述高速大摆幅差分驱动器中，优选的是，所述第一尾电流源包括电压源和第五PMOS管，所述第五PMOS管的源极连接至电压源，所述第一PMOS管和第二PMOS管的源极均连接至第五PMOS管的漏极；所述第五PMOS管的栅极连接至偏置网络。
在上述高速大摆幅差分驱动器中，优选的是，还包括共模负反馈电路；
所述共模负反馈电路包括运算放大器和检测电阻；所述检测电阻包括第三电阻和第四电阻，所述第三电阻和第四电阻串联后的两端分别连接至第一差分输出端和第二差分输出端；所述运算放大器的正相输入端连接至第三电阻和第四电阻之间；所述运算放大器的负相输入端接入基准电压，所述运算放大器的输出端连接至所述第五PMOS管的栅极。
在上述高速大摆幅差分驱动器中，优选的是，第三电阻和第四电阻之间的电压为共模电压，所述第二偏置电压、第三偏置电压以及共模电压的电压值均为电压源的电压值的1/2。
在上述高速大摆幅差分驱动器中，优选的是，所述第二尾电流源包括电流源本体以及由第五NMOS管和第六NMOS管组成的电流镜，所述第五NMOS管的漏极、第五NMOS管的栅极以及第六NMOS管的栅极均连接至电流源本体，所述第一NMOS管和第二NMOS管的源极均连接至第六NMOS管的漏极，所述第五NMOS管和第六NMOS管的源极均接地。
在上述高速大摆幅差分驱动器中，优选的是，所述第一NMOS管的栅极还通过第一电容连接至第一PMOS管的栅极，所述第二NMOS管的栅极还通过第二电容连接至第二PMOS管的栅极。
在上述高速大摆幅差分驱动器中，优选的是，所述第一PMOS管的栅极通过第一电阻接入第一偏置电压；所述第二PMOS管的栅极通过第二电阻接入第一偏置电压。
第二方面，本实用新型实施例提供了一种差分数据接口系统，包括接收器；以及第一方面所述的高速大摆幅差分驱动器；
所述两个差分输出端分别通过相应的传输线连接至接收器的两个输入端。
在上述差分数据接口系统中，优选的是，所述两个差分输出端之间连接有串联的第三电阻和第四电阻，每条传输线均串接一终端电阻，所述终端电阻、第三电阻和第四电阻的电阻值均相等；将接收器的两个输入端通过连接线相连，所述连接线上的电压值等于第三电阻和第四电阻之间的电压值。
本实用新型实施例中提供的一种高速大摆幅差分驱动器及差分数据接口系统，通过堆叠开关管组成的推挽电路构建差分驱动器，功耗小，每个堆叠开关管均由薄栅氧开关管以及与所述薄栅氧开关管堆叠的厚栅氧开关管组成，其中，薄栅氧开关管使得电流切换速度快，而厚栅氧开关管可承受大电压摆幅，二者互补实现了较快速度的大摆幅差分电压输出。
附图说明
图1为现有CML高速差分数据接口电路的原理图；
图2为本实用新型实施例一提供的一种高速大摆幅差分驱动器的原理图；
图3为本实用新型实施例二提供的一种差分数据接口系统的原理图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。
实施例一
请参照图2所示，本实用新型实施例一提供了一种高速大摆幅差分驱动器，包括第一尾电流源21、第二尾电流源23、状态调整电路22、第一差分输入信号Vin+和第二差分输入信号Vin-；其中：
状态调整电路22包括堆叠开关管形成的推挽电路，堆叠开关管包括薄栅氧(Thin-Gate-Oxide)开关管以及与薄栅氧开关管堆叠的厚栅氧(Thick-Gate-Oxide)开关管，所述堆叠开关管的输入端连接至第一尾电流源21，堆叠开关管的输出端连接至第二尾电流源23，堆叠开关管的控制端连接至第一差分输入信号Vin+和第二差分输入信号Vin-。
本实施例提供的高速大摆幅差分驱动器，其采用堆叠开关管构造推挽电路，形成差分驱动器，每个堆叠开关管包括薄栅氧开关管和厚栅氧开关管，薄栅氧开关管使得电流切换速度快，而厚栅氧开关管可承受大电压摆幅，二者互补实现了较快速度的大摆幅差分电压输出。
本实施例中，具体以所述堆叠开关管的数量为四个来进行方案介绍。本领域技术人员可以理解，堆叠开关管的数量也可以为六个、或八个等，能够形成推挽电路即可。
具体如图2所示，其中两个堆叠开关管的输入端均连接至第一尾电流源21，另外两个堆叠开关管的输出端均连接至第二尾电流源23，其中两个堆叠开关管的输出端和另外两个堆叠开关管的输入端一一对应连接，对应连接的连接点形成两个差分输出端；第一差分输入信号Vin+和第二差分输入信号Vin-分别对应接入至另外两个堆叠开关管的控制端；其中两个堆叠开关管的控制端均接入偏置电压。
上述四个堆叠开关管，其中两个堆叠开关管分别定义为第一堆叠开关管和第二堆叠开关管，另外两个堆叠开关管定义为第三堆叠开关管和第四堆叠开关管。第一堆叠开关管的输入端连接于第一尾电流源，第一堆叠开关管的输出端通过第三堆叠开关管连接至第二尾电流源，第二堆叠开关管的输入端连接于第一尾电流源，第二堆叠开关管的输出端通过第四堆叠开关管连接至第第二尾电流源。其中，第一堆叠开关管和第四堆叠开关管同时处于导通或截止状态，第二堆叠开关管和第三堆叠开关管同时处于导通或截止状态，且第一堆叠开关管和第二堆叠开关管处于相反的状态，第一堆叠开关管和第二堆叠开关管交互导通，产生状态变化。
驱动器可以看作一个电流源，产生的电流通过差分传输线的其中一路到接收器。由于接收器对于直流表现为高阻，电流通过接收端的终端电阻RL后产生一定的电压，同时电流经过差分传输线的另一条流回驱动器。当驱动器进行状态变化时它通过改变流经终端电阻的电流的方向产生有效的'0'和'1'态。
具体地，上述其中两个堆叠开关管包括第一PMOS管MP21和第三PMOS管MP23组成的第一堆叠开关管、以及第二PMOS管MP22和第四PMOS管MP24组成的第二堆叠开关管；另外两个堆叠开关管包括第一NMOS管MN21和第三NMOS管MN23组成的第三堆叠开关管以及第二NMOS管MN22和第四NMOS管MN24组成的第四堆叠开关管。
第一PMOS管MP21和第二PMOS管MP22的源极均连接至第一尾电流源，第一PMOS管MP21和第二PMOS管MP22的栅极均接入第一偏置电压Vb，第一PMOS管MP21和第二PMOS管MP22的漏极分别连接至第三PMOS管MP23和第四PMOS管MP24的源极。
第三PMOS管MP23和第四PMOS管MP24的栅极均接入第二偏置电压VGP2，第三PMOS管MP23和第四PMOS管MP24的漏极分别连接至第三NMOS管MN23和第四NMOS管MN24的漏极。
第三NMOS管MN23和第四NMOS管MN24的栅极均接入第三偏置电压VGN2，第三NMOS管MN23和第四NMOS管MN24的源极分别连接至第一NMOS管MN21和第二NMOS管MN22的漏极。
第一NMOS管MN21和第二NMOS管MN22的栅极分别接入第一差分输入信号Vin+和第二差分输入信号Vin-；第一NMOS管MN21和第二NMOS管MN22的源极均连接至第二尾电流源。
第三PMOS管MP23的漏极和第三NMOS管MN23的漏极之间形成第二差分输出端Vout-，第四PMOS管MP24的漏极和第四NMOS管MN24的漏极之间形成第一差分输出端Vout+。
第一NMOS管MN21和第二NMOS管MN22均为薄栅氧NMOS管；第三NMOS管MN23和第四NMOS管MN24均为厚栅氧NMOS管，第一PMOS管MP21和第二PMOS管MP22均为薄栅氧PMOS管，第三PMOS管MP23和第四PMOS管MP24均为厚栅氧PMOS管。
可以理解的是，根据需要每个堆叠开关管中厚栅氧开关管和薄栅氧开关管的数量可以适应调整。同时，在实际应用时，采用的NMOS管为深N阱NMOS管，深N阱NMOS器件的衬底电位可以独立选择从而减小衬偏效应以实现较低阈值电压。另外还需要合理设置若干节点电位以确保输出电压幅度及器件工作电压满足要求，例如，第二偏置电压VGP2、第三偏置电压VGN2均约为电压源PWR的电压值VPWR的1/2。
理想的推挽式差分驱动器，在两端输入信号相等时，其差分输出与输入信号的大小无关，始终保持为零。因此，每一差分对管的尺寸尽可能保持相同，在本实施例中，第一NMOS管MN21和第二NMOS管MN22组成差分对管，二者的尺寸相同；同样地，第三NMOS管MN23和第四NMOS管MN24的尺寸相同，第一PMOS管MP21和第二PMOS管MP22的尺寸相同，第三PMOS管MP23和第四PMOS管MP24的尺寸相同。
进一步地，第一尾电流源包括电压源PWR和第五PMOS管MP25，第五PMOS管MP25的源极连接至电压源PWR，第一PMOS管MP21和第二PMOS管MP22的源极均连接至第五PMOS管MP25的漏极；第五PMOS管MP25的栅极连接至偏置网络。
进一步地，第二尾电流源包括电流源本体以及由第五NMOS管MN25和第六NMOS管MN26组成的电流镜，第五NMOS管MN25的漏极、第五NMOS管MN25的栅极以及第六NMOS管MN26的栅极均连接至电流源本体，第一NMOS管MN21和第二NMOS管MN22的源极均连接至第六NMOS管MN26的漏极，第五NMOS管MN25和第六NMOS管MN26的源极均接地。
进一步地，作为本实用新型实施例的一种实现方式，第一NMOS管MN21的栅极还通过第一电容C1连接至第一PMOS管MP21的栅极，第二NMOS管MN22的栅极还通过第二电容C2连接至第二PMOS管MP22的栅极。第一PMOS管MP21的栅极通过第一电阻R1接入第一偏置电压Vb；第二PMOS管MP22的栅极通过第二电阻R2接入第一偏置电压Vb。
第一差分输入信号Vin+和第二差分输入信号Vin-分别为驱动器的两个输入控制信号，第一差分输入信号Vin+为高电平时，第二差分输入信号Vin-为低电平，此时，第一NMOS管MN21和第二PMOS管MP22导通，第二NMOS管MN22和第一PMOS管MP21截止，第二偏置电压VGP2、第三偏置电压VGN2均约为电压源PWR的电压值VPWR的1/2，使得第三NMOS管MN23和第四PMOS管MP24导通，则可实现电流从第一差分输出端Vout+向第二差分输出端Vout-流动，反之，第一差分输入信号Vin+为低电平时，电流从第二差分输出端Vout-向第一差分输出端Vout+流动。
本实用新型实施例提供的一种高速大摆幅差分驱动器，其采用堆叠开关管构造推挽电路，形成差分驱动器，每个堆叠开关管包括薄栅氧开关管和厚栅氧开关管，薄栅氧开关管使得电流切换速度快，而厚栅氧开关管可承受大电压摆幅，二者互补实现了较快速度的大摆幅差分电压输出。
实施例二
实施例二在上述实施例的基础上，将高速大摆幅差分驱动器输出连接至接收器，实现差分数据接口系统。请参照图3所示，一种差分数据接口系统，包括接收器TX；以及上述实施例的高速大摆幅差分驱动器；所述两个差分输出端分别通过相应的传输线连接至接收器TX的两个输入端。
在具体的差分数据接口系统应用中，当然也可以是高速大摆幅差分驱动器的应用中，状态调整电路22还包括共模负反馈电路；共模负反馈电路包括运算放大器OP和检测电阻；检测电阻包括第三电阻R3和第四电阻R4，第三电阻R3和第四电阻R4串联后的两端分别连接至第一差分输出端Vout+和第二差分输出端Vout-；运算放大器OP的正相输入端连接至第三电阻R3和第四电阻R4之间；运算放大器OP的负相输入端接入基准电压VREF，运算放大器OP的输出端连接至第五PMOS管MP25的栅极。
进一步地，每条传输线均串接一终端电阻RL，终端电阻RL优选靠近接收器侧设置，以提供一定的衰减。第三电阻R3和第四电阻R4用于阻抗匹配以减小反射，保证传输中的信号完整性，其阻值与终端电阻RL的阻值相等，通常均约为50Ω。优选地，接收器的偏置电压VBIAS与共模电压Vcom相同，均约电压源的电压值VPWR的1/2，以保证电流只流经终端电阻RL。将接收器的两个输入端通过连接线相连，所述连接线上的电压值即是接收器的偏置电压VBIAS。共模电压Vcom为第三电阻R3和第四电阻R4之间的电压值。
本实用新型实施例的工作原理是：第一尾电流源产生一个从第五PMOS管MP25向状态调整电路22流动的电流值为2IU的电流，同样地，第二尾电流源保证流经第六NMOS管MN26的电流的电流值也为2IU。当第一差分输入信号Vin+为高电平时，第二差分输入信号Vin-为低电平，第二堆叠开关管(MP22和MP24)和第三堆叠开关管(MN21和MN23)导通，第一堆叠开关管(MP21和MP23)和第四堆叠开关管(MN22和MN24)截止。则第一尾电流源产生的电流经由第二堆叠开关管后分成两部分，其中一部分通过电阻R3和R4向第三堆叠开关管流动，另一部分通过第一差分输出端Vout+、两个终端电阻RL、第二差分输出端Vout-也流向第三堆叠开关管。由于电阻R3和R4的电阻值之和与两个终端电阻RL的电阻值之和相等，则流经接收器侧以及检测电阻侧的电流均为IU，这种情况下，向接收器侧输出电压单端摆幅为IU*RL的信号，高速大摆幅差分驱动器只需要需消耗2*IU的工作电流，功耗较小。反之，当驱动器进行状态变化，第一差分输入信号Vin+为低电平时，第二差分输入信号Vin-为高电平，则电流从第二差分输出端Vout-向第一差分输出端Vout+流动，从而改变流经终端电阻的电流的方向产生有效的'0'和'1'态。
注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。

Claims (12)

1.一种高速大摆幅差分驱动器，包括第一尾电流源、第二尾电流源、状态调整电路、第一差分输入信号和第二差分输入信号；其特征在于：
所述状态调整电路包括堆叠开关管形成的推挽电路，其中，所述堆叠开关管包括薄栅氧开关管以及与所述薄栅氧开关管堆叠的厚栅氧开关管，所述堆叠开关管的输入端连接至第一尾电流源，堆叠开关管的输出端连接至第二尾电流源，堆叠开关管的控制端连接至第一差分输入信号和第二差分输入信号。
2.根据权利要求1所述的高速大摆幅差分驱动器，其特征在于：所述堆叠开关管的数量为四个，其中两个堆叠开关管的输入端均连接至第一尾电流源，另外两个堆叠开关管的输出端均连接至第二尾电流源，所述其中两个堆叠开关管的输出端和所述另外两个堆叠开关管的输入端一一对应连接，所述对应连接的连接点形成两个差分输出端；所述第一差分输入信号和第二差分输入信号分别对应接入至另外两个堆叠开关管的控制端；所述其中两个堆叠开关管的控制端均接入偏置电压。
3.根据权利要求2所述的高速大摆幅差分驱动器，其特征在于，所述其中两个堆叠开关管包括第一PMOS管和第三PMOS管组成的第一堆叠开关管、以及第二PMOS管和第四PMOS管组成的第二堆叠开关管；所述另外两个堆叠开关管包括第一NMOS管和第三NMOS管组成的第三堆叠开关管以及第二NMOS管和第四NMOS管组成的第四堆叠开关管；
所述第一PMOS管和第二PMOS管的源极均连接至第一尾电流源，所述第一PMOS管和第二PMOS管的栅极均接入第一偏置电压，所述第一PMOS管和第二PMOS管的漏极分别连接至第三PMOS管和第四PMOS管的源极；
所述第三PMOS管和第四PMOS管的栅极均接入第二偏置电压，所述第三PMOS管和第四PMOS管的漏极分别连接至第三NMOS管和第四NMOS管的漏极；
所述第三NMOS管和第四NMOS管的栅极均接入第三偏置电压，所述第三NMOS管和第四NMOS管的源极分别连接至第一NMOS管和第二NMOS管的漏极；
所述第一NMOS管和第二NMOS管的栅极分别接入第一差分输入信号和第二差分输入信号；所述第一NMOS管和第二NMOS管的源极均连接至第二尾电流源；
所述第三PMOS管的漏极和第三NMOS管的漏极之间形成第二差分输出端，所述第四PMOS管的漏极和第四NMOS管的漏极之间形成第一差分输出端；
所述第一NMOS管和第二NMOS管均为薄栅氧NMOS管；所述第三NMOS管和第四NMOS管均为厚栅氧NMOS管，所述第一PMOS管和第二PMOS管均为薄栅氧PMOS管，所述第三PMOS管和第四PMOS管均为厚栅氧PMOS管。
4.根据权利要求3所述的高速大摆幅差分驱动器，其特征在于，所述第一NMOS管和第二NMOS管的尺寸相同；所述第三NMOS管和第四NMOS管的尺寸相同，所述第一PMOS管和第二PMOS管的尺寸相同，所述第三PMOS管和第四PMOS管的尺寸相同。
5.根据权利要求3所述的高速大摆幅差分驱动器，其特征在于，所述第一尾电流源包括电压源和第五PMOS管，所述第五PMOS管的源极连接至电压源，所述第一PMOS管和第二PMOS管的源极均连接至第五PMOS管的漏极；所述第五PMOS管的栅极连接至偏置网络。
6.根据权利要求5所述的高速大摆幅差分驱动器，其特征在于，还包括共模负反馈电路；
所述共模负反馈电路包括运算放大器和检测电阻；所述检测电阻包括第三电阻和第四电阻，所述第三电阻和第四电阻串联后的两端分别连接至第一差分输出端和第二差分输出端；所述运算放大器的正相输入端连接至第三电阻和第四电阻之间；所述运算放大器的负相输入端接入基准电压，所述运算放大器的输出端连接至所述第五PMOS管的栅极。
7.根据权利要求6所述的高速大摆幅差分驱动器，其特征在于，第三电阻和第四电阻之间的电压为共模电压，所述第二偏置电压、第三偏置电压以及共模电压的电压值均为电压源的电压值的1/2。
8.根据权利要求3所述的高速大摆幅差分驱动器，其特征在于，所述第二尾电流源包括电流源本体以及由第五NMOS管和第六NMOS管组成的电流镜，所述第五NMOS管的漏极、第五NMOS管的栅极以及第六NMOS管的栅极均连接至电流源本体，所述第一NMOS管和第二NMOS管的源极均连接至第六NMOS管的漏极，所述第五NMOS管和第六NMOS管的源极均接地。
9.根据权利要求3所述的高速大摆幅差分驱动器，其特征在于，所述第一NMOS管的栅极还通过第一电容连接至第一PMOS管的栅极，所述第二NMOS管的栅极还通过第二电容连接至第二PMOS管的栅极。
10.根据权利要求3所述的高速大摆幅差分驱动器，其特征在于，所述第一PMOS管的栅极通过第一电阻接入第一偏置电压；所述第二PMOS管的栅极通过第二电阻接入第一偏置电压。
11.一种差分数据接口系统，其特征在于，包括：
接收器；以及
如权利要求1-10任一项所述的高速大摆幅差分驱动器；
所述两个差分输出端分别通过相应的传输线连接至接收器的两个输入端。
12.根据权利要求11所述的差分数据接口系统，其特征在于，所述两个差分输出端之间连接有串联的第三电阻和第四电阻，每条传输线均串接一终端电阻，所述终端电阻、第三电阻和第四电阻的电阻值均相等；将接收器的两个输入端通过连接线相连，所述连接线上的电压值等于第三电阻和第四电阻之间的电压值。
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CN107979367A (zh) * 2017-12-14 2018-05-01 上海玮舟微电子科技有限公司 一种高速大摆幅差分驱动器及差分数据接口系统

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