CN207303108U - 一种功率半导体器件 - Google Patents

Abstract

本实用新型公开了一种功率半导体器件，涉及半导体技术领域，该器件包括：第一导电类型的基板；第一掺杂层，设置在基板内，其为与第一导电类型相反的第二导电类型；第二掺杂层，设置在第一掺杂层内，其为第一导电类型；第三掺杂层，设置在第二掺杂层内，其为第二导电类型；控制电极，通过隔离层设置在基板的第一表面上，且隔离层与第一掺杂层、第二掺杂层和第三掺杂层的表面接触；第一电极，设置在基板的第一表面上，且第一电极与第一掺杂层、第二掺杂层和第三掺杂层的表面接触；以及第二电极，设置在基板的第二表面上。当控制电极接负电时，第三掺杂层形成少子的抽取路径，降低了载流子局部浓度，降低第一掺杂层和基板原有掺杂类型层之间的势垒。

Description

一种功率半导体器件

技术领域

本实用新型涉及半导体技术领域，具体涉及一种功率半导体器件。

背景技术

功率半导体是弱电控制与强电运行之间、信息技术与先进制造之间的桥梁。随着世界各国对节能减排的需求越来越迫切，功率半导体器件已从传统的工业控制和4C(通信、计算机、消费电子、汽车)领域迈向新能源、轨道交通、智能电网、变频家电等诸多产业。

图1示出了现有的三端功率半导体器件正向偏置时的等效结构示意图。当该功率半导体器件的基极20接正电压时，该功率半导体器件的发射极30与集电极40导通；当该功率半导体器件的基极20接地或接负电压时，该功率半导体器件的发射极30与集电极40则会关断。然而，在某些情况下，虽然基极20接地或接负电压，但是P型掺杂层11中载流子的局部浓度较高，使得P型掺杂层11与N型掺杂层1A的势垒(即图1所示等效电阻R两端的电压)达到预定阈值，例如0.7V，使得N型掺杂层12、P型掺杂层11以及N型掺杂层1A所形成的寄生NPN晶体管导通，则N型掺杂层11的电子可以直接通过该寄生NPNP管进入N型掺杂层1A，进而流入集电极40，而不再是仅从基极20下方集聚电子所形成的导电沟道流通，从而使得该功率半导体器件无法关断。

发明内容

有鉴于此，本实用新型实施例提供了一种功率半导体器件，以解决现有三端功率半导体一旦导通便无法通过控制基极反偏来控制其关断的问题。

本实用新型所提供的一种功率半导体器件，包括：基板，具有第一表面和与所述第一表面相对的第二表面，所述基板为第一导电类型；第一掺杂层，设置在所述基板内，其为与所述第一导电类型相反的第二导电类型；第二掺杂层，设置在所述第一掺杂层内，其为第一导电类型；第三掺杂层，设置在所述第二掺杂层内，其为第二导电类型；控制电极，通过隔离层设置在所述基板的第一表面上，且所述隔离层与所述第一掺杂层、所述第二掺杂层和所述第三掺杂层的表面接触；第一电极，设置在所述基板的第一表面上，且所述第一电极与所述第一掺杂层、所述第二掺杂层和所述第三掺杂层的表面接触；以及第二电极，设置在所述基板的第二表面上。

可选地，所述功率半导体器件还包括：第四掺杂层，设置在所述基板与所述第二电极之间，所述第四掺杂层为第二导电类型。

可选地，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。

可选地，所述第二掺杂层为两个或两个以上，所述第二掺杂层与所述第三掺杂层数量相同。

可选地，所述基板的材质包括以下至少一者：Si、SiC、GaN。

可选地，所述第三掺杂层的掺杂深度不大于20μm。

可选地，所述第三掺杂层的掺杂浓度为10¹⁴/cm³至10²⁰/cm³。

本实用新型实施例所提供的功率半导体器件，基板为第一导电类型，并具有相对设置的第一表面和第二表面，在基板第一表面设置有第一电极，并通过隔离层设置有控制电极，在基板第二表面设置有第二电极；在基板第一表面内部设置有第一导电类型的第二掺杂层，在第一掺杂层内部设置有第一导电类型的第二掺杂层，在第二掺杂层内部还设置有第二导电类型的第三掺杂层；控制电极底部的隔离层与第一掺杂层、第二掺杂层、第三掺杂层的表面接触，第一电极也与第一掺杂层、第二掺杂层、第三掺杂层的表面接触。当控制电极接正电压时，第三掺杂层不参与电流流通；当控制电极接负电时，第三掺杂层形成少子的抽取路径，对原有的少子流通路径上的少子进行了分流，从而降低了载流子的局部浓度，继而降低第一掺杂层和基板原有掺杂类型层之间的势垒，当势垒降低至预定阈值以下时，内部寄生晶体管便可以关断了。

附图说明

通过参考附图会更加清楚的理解本实用新型的特征和优点，附图是示意性的而不应理解为对本实用新型进行任何限制，在附图中：

图1示出了现有的三端功率半导体器件正向偏置时内部等效结构示意图；

图2示出了根据本实用新型实施例的一种功率半导体器件正向偏置时的载流子示意图；

图3示出了根据本实用新型实施例的一种功率半导体器件内部等效结构示意图；

图4示出了根据本实用新型实施例的一种功率半导体器件反向偏置时的载流子示意图；

图5示出了根据本实用新型实施例的另一种功率半导体器件正向偏置时的载流子示意图；

图6示出了根据本实用新型实施例的另一种功率半导体器件内部等效结构示意图；

图7示出了根据本实用新型实施例的另一种功率半导体器件反向偏置时的载流子示意图；

图8示出了根据本实用新型实施例的一种制造功率半导体器件的方法流程图；

图9示出了根据本实用新型实施例的另一种制造功率半导体器件的方法流程图。

具体实施方式

为了使本实用新型的目的、优点、制备方法更加清楚，下面将结合附图对本实用新型的实施示例进行详细描述，所述实施例的示例在附图中示出，其中附图中部分结构直接给出了优选的结构材料，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。需要说明的是，参考附图描述的实施例是示例性的，实施例中表明的结构材料也是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制，本实用新型各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。基于本实用新型中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

实施例一

本实用新型实施例提供了一种功率半导体器件，如图2至图4所示，该功率半导体器件包括基板10、第一掺杂层11、第二掺杂层12、第三掺杂层13、控制电极20、第一电极30和第二电极40，其中，控制电极20例如可以是栅极或基极，第一电极30例如可以是源极或集电极，第二电极例如可以是漏极或发射极。

基板10具有第一表面和与第一表面相对的第二表面，且基板10为第一导电类型，图2至图4中1A为基板10原有掺杂类型层，即为第一导电类型。第一掺杂层11设置在基板10内，其为与第一导电类型相反的第二导电类型。第二掺杂层12设置在第一掺杂层11内，其为第一导电类型。第三掺杂层13设置在第二掺杂层12内，其为第二导电类型。控制电极20通过隔离层50设置在基板10的第一表面上，且隔离层50与第一掺杂层11、第二掺杂层12和第三掺杂层13的表面接触。

第一电极30设置在基板10的第一表面上，且第一电极30与第一掺杂层11、第二掺杂层12和第三掺杂层13的表面接触。第二电极40设置在基板10的第二表面上。

下面以第一导电类型为N型、第二导电类型为P型阐述上述功率半导体器件的工作原理。

当控制电极20接正电压时，如图2所示，由于控制电极20正电性的吸引，多子电子在隔离层50下方集聚，从而形成导电沟道(如图2中圆点所示)，N型掺杂层12的电子通过该导电沟道依次经P型掺杂层11、N型掺杂层1A流入第二电极40，即图2中所示的电子路径P_e；由于电子和空穴之间电性吸引，使得P型第一掺杂层11中的空穴集聚于N型第二掺杂层12周边，沿该周边路径流入第一电极30，形成如图2所示的空穴路径P_h1。

如图3所示，当P型掺杂层11中载流子的局部浓度较高，使得P型第一掺杂层11与N型掺杂层1A的势垒(即图3中所示等效电阻R两端的电压)达到预定阈值，例如0.7V，则会触发N型第二掺杂层12、P型第一掺杂层11以及N型掺杂层1A所形成的寄生NPN晶体管导通，则电子不再是仅从基极20下方集聚电子所形成的导电沟道流通。

当控制电极20接负电压的瞬间，如图4所示，原先电子和空穴的流通路径不变。由于控制电极20负电性的吸引，少子空穴在隔离层50下方集聚，从而形成导电沟道(如图4中六角星所示)，空穴便可以经P型第一掺杂区11、N型第二掺杂区12和P型第三掺杂区13流入第一电极30，形成如图4所示的空穴路径P_h2，即对P型掺杂区11中原有少子空穴流通路径上的空穴进行了分流，从而降低了载流子的局部浓度，也即流经图3所示等效电流中电阻R的电阻。电流的微观表达式为：I＝nqSv，其中，n是导体的单位体积内的自由电荷数，q是每个自由电荷的电量，S导体的横截面积，v为自由电荷的定向移动速率。由此可见，当载流子浓度降低，则流经等效电阻R的电流也随之降低，从而等效电阻R两端的电压也降低，也即降低P型第一掺杂层11与N型掺杂层1A的势垒。当P型掺杂层11与N型掺杂层1A的势垒降低至预定阈值(例如0.7V)以下时，寄生NPN晶体管便可以关断了。

同时，由于N型掺杂层1A的空穴为少子，控制电极20接负电压时，作为多子的电子在基板10表面不能够集聚形成导电沟道，因此图3中所示的右侧路径无法导通，至此便可以完全关断了该功率半导体器件。

需要补充说明的是，本实施例仅以第一导电类型为N型、第二导电类型为P型说明本实用新型实施例所提供的技术方案，本领域技术人员容易想到，在上述技术原理的启示下还可以以第一导电类型为P型、第二导电类型为N型来实施本实用新型实施例所提供的技术方案，这一变形方式也在本申请的保护范围内。

上述功率半导体器件，基板为第一导电类型，并具有相对设置的第一表面和第二表面，在基板第一表面设置有第一电极，并通过隔离层设置有控制电极，在基板第二表面设置有第二电极；在基板第一表面内部设置有第一导电类型的第二掺杂层，在第一掺杂层内部设置有第一导电类型的第二掺杂层，在第二掺杂层内部还设置有第二导电类型的第三掺杂层；控制电极底部的隔离层与第一掺杂层、第二掺杂层、第三掺杂层的表面接触，第一电极也与第一掺杂层、第二掺杂层、第三掺杂层的表面接触。当控制电极接正电压时，第三掺杂层不参与电流流通；当控制电极接负电时，第三掺杂层形成少子的抽取路径，对原有的少子流通路径上的少子进行了分流，从而降低了载流子的局部浓度，继而降低第一掺杂层和基板原有掺杂类型层之间的势垒，当势垒降低至预定阈值以下时，内部寄生晶体管便可以关断了。

作为本实施例的一种可选实施方式，第二掺杂层12为两个或两个以上，第二掺杂层12与第三掺杂层13数量相同。图2至图4示出了N型第二掺杂层和P型掺杂层13的数量为并不连通的两个时的情形，例如第二掺杂层12可以为两条平行线结构。需要指出的是，图2至图4中的N型第二掺杂层12和P型第三掺杂层13也可以为连通结构的两端，第二掺杂层12可以为环形结构。

可选地，基板10的材质包括以下至少一者：Si、SiC、GaN。

可选地，第三掺杂层13的掺杂注入窗口的宽度(即图2至图4中所示的第三掺杂区13的宽度)不大于100μm。第三掺杂层13的掺杂深度(即图2至图4中所示的第三掺杂区13的深度)不大于20μm。第三掺杂层13的掺杂浓度为10¹⁴/cm³至10²⁰/cm³。

实施例二

本实用新型实施例提供了一种功率半导体器件，如图5至图7所示，该功率半导体器件包括基板10、第一掺杂层11、第二掺杂层12、第三掺杂层13、控制电极20、第一电极30和第二电极40，具体请参见实施例一。本实用新型实施例与实施例一的区别在于还包括第四掺杂层14。第四掺杂层14设置在基板10与第二电极40之间，第四掺杂层14为第二导电类型。

下面以第一导电类型为N型、第二导电类型为P型阐述上述功率半导体器件的工作原理。

当控制电极20接正电压时，如图5所示，多子电子在隔离层50下方集聚形成导电沟道(如图5中圆点所示)，电子形成路径P_e；由于电子和空穴之间电性吸引，空穴在N型第二掺杂层12周边形成路径P_h1，上述原理详情请参见实施例一。与实施例一的区别在于，N型掺杂层1A与P型掺杂层14形成PN结。

如图6所示，当P型掺杂层11中载流子的局部浓度较高，使得P型第一掺杂层11与N型掺杂层1A的势垒(即图6中所示等效电阻R两端的电压)达到预定阈值，例如0.7V，则会触发N型第二掺杂层12、P型第一掺杂层11以及N型掺杂层1A所形成的寄生NPN晶体管导通，在此基础上还会进一步触发P型第一掺杂层11、N型掺杂层1A以及P型第四掺杂层14所形成的寄生PNP晶体管导通，并且寄生NPN晶体管和寄生PNP晶体管一旦导通还有互相提供导通电压。由此可见，电子不再是仅从基极20下方集聚电子所形成的导电沟道流通。

当控制电极20接负电压的瞬间，如图7所示，原先电子和空穴的流通路径不变。由于控制电极20负电性的吸引，少子空穴在隔离层50下方集聚，从而形成导电沟道(如图7中六角星所示)，空穴便可以经P型第一掺杂区11、N型第二掺杂区12和P型第三掺杂区13流入第一电极30，形成如图7所示的空穴路径P_h2，即对P型掺杂区11中原有少子空穴流通路径上的空穴进行了分流，从而降低了载流子的局部浓度，也即流经图6所示等效电流中电阻R的电阻。电流的微观表达式为：I＝nqSv，其中，n是导体的单位体积内的自由电荷数，q是每个自由电荷的电量，S导体的横截面积，v为自由电荷的定向移动速率。由此可见，当载流子浓度降低，则流经等效电阻R的电流也随之降低，从而等效电阻R两端的电压也降低，也即降低P型第一掺杂层11与N型掺杂层1A的势垒。当P型掺杂层11与N型掺杂层1A的势垒降低至预定阈值(例如0.7V)以下时，寄生NPN晶体管便可以关断了，从而寄生PNP晶体管也不能够导通。

同时，由于N型掺杂层1A的空穴为少子，控制电极20接负电压时，作为多子的电子在基板10表面不能够集聚形成导电沟道，因此图6中所示的右侧路径无法导通，至此便可以完全关断了该功率半导体器件。

需要补充说明的是，本实施例仅以第一导电类型为N型、第二导电类型为P型说明本实用新型实施例所提供的技术方案，本领域技术人员容易想到，在上述技术原理的启示下还可以以第一导电类型为P型、第二导电类型为N型来实施本实用新型实施例所提供的技术方案，这一变形方式也在本申请的保护范围内。

上述功率半导体器件，基板为第一导电类型，并具有相对设置的第一表面和第二表面，在基板第一表面设置有第一电极，并通过隔离层设置有控制电极，在基板第二表面设置有第二电极；在基板第一表面内部设置有第一导电类型的第二掺杂层，在第一掺杂层内部设置有第一导电类型的第二掺杂层，在第二掺杂层内部还设置有第二导电类型的第三掺杂层；控制电极底部的隔离层与第一掺杂层、第二掺杂层、第三掺杂层的表面接触，第一电极也与第一掺杂层、第二掺杂层、第三掺杂层的表面接触。当控制电极接正电压时，第三掺杂层不参与电流流通；当控制电极接负电时，第三掺杂层形成少子的抽取路径，对原有的少子流通路径上的少子进行了分流，从而降低了载流子的局部浓度，继而降低第一掺杂层和基板原有掺杂类型层之间的势垒，当势垒降低至预定阈值以下时，内部寄生晶体管便可以关断了。

作为本实施例的一种可选实施方式，第二掺杂层12为两个或两个以上，第二掺杂层12与第三掺杂层13数量相同。图5至图7示出了N型第二掺杂层和P型掺杂层13的数量为并不连通的两个时的情形，例如第二掺杂层12可以为两条平行线结构。需要指出的是，图5至图7中的N型第二掺杂层12和P型第三掺杂层13也可以为连通结构的两端，第二掺杂层12可以为环形结构。

可选地，基板10的材质包括以下至少一者：Si、SiC、GaN。

可选地，第三掺杂层13的掺杂注入窗口的宽度(即图5至图7中所示的第三掺杂区13的宽度)不大于100μm。第三掺杂层13的掺杂深度(即图5至图7中所示的第三掺杂区13的深度)不大于20μm。第三掺杂层13的掺杂浓度为10¹⁴/cm³至10²⁰/cm³。

实施例三

本实用新型实施例提供了一种制造功率半导体器件的方法，用于制造实施例一所述的功率半导体器件，如图8所示，该步骤包括如下步骤：

S101：在第一导电类型的基板的第一表面内形成第一掺杂层，第一掺杂层为与第一导电类型相反的第二导电类型。

S102：在第一掺杂层内形成第一导电类型的第二掺杂层。

S103：在第二掺杂层内形成第二导电类型的第三掺杂层。

S104：在基板的第一表面上形成隔离层，隔离层与第一掺杂层、第二掺杂层和第三掺杂层的表面接触。

S105：在隔离层上形成控制电极。

S106：在基板的第一表面上形成第一电极，第一电极与第一掺杂层、第二掺杂层和第三掺杂层的表面接触。

S107：在基板的第二表面上形成第二电极。

作为本实施例的一种可选实施方式，采用离子注入法在基板的第一表面形成上述第一掺杂层、第二掺杂层和第三掺杂层。

可选地，第三掺杂层的掺杂注入窗口的宽度不大于100μm，第三掺杂层的掺杂深度不大于20μm，第三掺杂层的掺杂浓度为10¹⁴/cm³至10²⁰/cm³。

实施例四

本实用新型实施例提供了一种制造功率半导体器件的方法，用于制造实施例二所述的功率半导体器件，如图9所示，该步骤包括如下步骤：

S201：在第一导电类型的基板的第一表面内形成第一掺杂层，第一掺杂层为与第一导电类型相反的第二导电类型。

S202：在第一掺杂层内形成第一导电类型的第二掺杂层。

S203：在第二掺杂层内形成第二导电类型的第三掺杂层。

S204：在基板的第一表面上形成隔离层，隔离层与第一掺杂层、第二掺杂层和第三掺杂层的表面接触。

S205：在隔离层上形成控制电极。

S206：在基板的第一表面上形成第一电极，第一电极与第一掺杂层、第二掺杂层和第三掺杂层的表面接触。

S207：在基板的第二表面内形成第四掺杂层，第四掺杂层为第二导电类型。

S208：在基板的第二表面上形成第二电极。

作为本实施例的一种可选实施方式，采用离子注入法在基板的第一表面形成上述第一掺杂层、第二掺杂层、第三掺杂层，并在基板的第二表面形成上述第四掺杂层。

可选地，第三掺杂层的掺杂注入窗口的宽度不大于100μm，第三掺杂层的掺杂深度不大于20μm，第三掺杂层的掺杂浓度为10¹⁴/cm³至10²⁰/cm³。

虽然关于示例实施例及其优点已经详细说明，但是本领域技术人员可以在不脱离本实用新型的精神和所附权利要求限定的保护范围的情况下对这些实施例进行各种变化、替换和修改，这样的修改和变型均落入由所附权利要求所限定的范围之内。对于其他例子，本领域的普通技术人员应当容易理解在保持本实用新型保护范围内的同时，工艺步骤的次序可以变化。

此外，本实用新型的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本实用新型的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本实用新型描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本实用新型可以对它们进行应用。因此，本实用新型所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (7)

1.一种功率半导体器件，其特征在于，包括：

基板，具有第一表面和与所述第一表面相对的第二表面，所述基板为第一导电类型；

第一掺杂层，设置在所述基板内，其为与所述第一导电类型相反的第二导电类型；

第二掺杂层，设置在所述第一掺杂层内，其为第一导电类型；

第三掺杂层，设置在所述第二掺杂层内，其为第二导电类型；

控制电极，通过隔离层设置在所述基板的第一表面上，且所述隔离层与所述第一掺杂层、所述第二掺杂层和所述第三掺杂层的表面接触；

第一电极，设置在所述基板的第一表面上，且所述第一电极与所述第一掺杂层、所述第二掺杂层和所述第三掺杂层的表面接触；以及

第二电极，设置在所述基板的第二表面上。

2.根据权利要求1所述的功率半导体器件，其特征在于，还包括：

第四掺杂层，设置在所述基板与所述第二电极之间，所述第四掺杂层为第二导电类型。

3.根据权利要求1所述的功率半导体器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或者，

所述第一导电类型为P型，所述第二导电类型为N型。

4.根据权利要求1所述的功率半导体器件，其特征在于，所述第二掺杂层为两个或两个以上，所述第二掺杂层与所述第三掺杂层数量相同。

5.根据权利要求1所述的功率半导体器件，其特征在于，所述基板的材质包括以下至少一者：Si、SiC、GaN。

6.根据权利要求1所述的功率半导体器件，其特征在于，所述第三掺杂层的掺杂深度不大于20μm。

7.根据权利要求1所述的功率半导体器件，其特征在于，所述第三掺杂层的掺杂浓度为10¹⁴/cm³至10²⁰/cm³。