CN105633139B - 具有载流子存储结构的igbt器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种具有载流子存储结构的IGBT器件及其制造方法，其有源区采用沟槽结构，在有源区的第一导电类型漂移区内设有第二导电类型体区，元胞沟槽位于第二导电类型体区内，深度伸入第二导电类型体区下方的第一导电类型漂移区内；在有源区的第一导电类型漂移区内设有载流子存储结构，所述载流子存储结构包括用于将元胞沟槽伸入第一导电类型漂移区内外壁全包围的第一导电类型载流子存储区，第一导电类型载流子存储区的掺杂浓度大于第一导电类型漂移区的掺杂浓度。本发明能够同时满足较低的导通压降和极快的关断特性，并且能够将保证将耐压击穿位置调整至元胞区，以保证较高的抗电压浪涌能力，不增加芯片制造成本，降低芯片面积。
Description
技术领域
本发明涉及一种IGBT器件及其制造方法，尤其是一种具有载流子存储结构的IGBT器件及其制造方法，属于IGBT器件的技术领域。
背景技术
IGBT的全称是 Insulate Gate Bipolar Transistor，即绝缘栅双极晶体管，它兼具MOSFET和GTR的多项优点，极大的扩展了功率半导体器件的应用领域。作为新型电力半导体器件的主要代表，IGBT被广泛用于工业、信息、新能源、医学、交通、军事和航空领域。IGBT是目前最重要的功率器件之一，IGBT由于具有输入阻抗高，通态压降低，驱动电路简单，安全工作区宽，电流处理能力强等优点，在各种功率开关应用中越来越引起人们的重视。IGBT器件在电机控制，中频开关电源和逆变器、机器人、空调以及要求快速低损耗的许多领域有着广泛的应用。
IGBT的饱和压降（Vcesat）、抗冲击能力及耐压特性是衡量IGBT器件的几个重要指标。饱和压降是衡量IGBT产品导通损耗的重要参数，降低IGBT饱和压降可以有效降低IGBT功率损耗，减小产品发热，提高功率转换效率。耐压特性是产品的最重要参数之一，耐压不足可能导致IGBT器件使用时出现击穿烧毁的风险。IGBT产品抗冲击能力的主要体现之一就是产品抗短路能力，是体现产品可靠性的重要参数指标。
为了提高IGBT产品性能，多种优化IGBT结构和工艺的方法被提出，其中有代表性的如公告号为CN 204144266U的文件中所公开的改进结构；所述公开文件提出在平行于沟槽栅方向设置有不与发射极金属接触的第二导电类型区域非活性区，该区域为浮空状态；当IGBT正向导通时，少数载流子会在该区域下方形成积累，有效增强电导调制效应，降低导通压降（Vcesat）。但所述公开文件也在存在明显缺陷。首先由于浮空状态第二导电类型区域非活性区的存在降低了沟道密度，使得导通压降（Vcesat）降低额度有限；其次，由于第二导电类型区域非活性区为浮空状态，在器件承受耐压时，第二导电类型活性区与非活性区电位不一致，因此第二导电类型非活性区耗尽速度会明显慢与第二导电类型活性区，当第二导电类型活性区宽度接近或大于第二导电类型非活性区宽度时，耗尽层会出去明显弯曲，产品耐压会显著降低。
鉴于现有技术中的缺陷，一种能有效的提高IGBT性能，并且与现有IGBT工艺兼容，不增加产品技术难度和工艺成本的IGBT器件和制造工艺是极其必要的。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种具有载流子存储结构的IGBT器件及其制造方法，其结构紧凑，能够同时满足较低的导通压降（Vceon）和极快的关断特性，并且能够将保证将耐压击穿位置调整至元胞区，以保证较高的抗电压浪涌能力，不增加芯片制造成本，降低芯片面积，安全可靠。
按照本发明提供的技术方案，所述具有载流子存储结构的IGBT器件，在所述IGBT器件的俯视平面上，包括位于半导体基板上的有源区以及终端保护区，所述有源区位于半导体基板的中心区，终端保护区位于有源区的外圈并环绕包围所述有源区；在所述IGBT器件的截面上，半导体基板具有两个相对的主面，所述主面包括第一主面以及与第一主面相对应的第二主面，半导体基板的第一主面与第二主面间包括第一导电类型漂移区；
在所述IGBT器件的截面上，有源区采用沟槽结构，在有源区的第一导电类型漂移区内设有第二导电类型体区，第二导电类型体区位于第一导电类型漂移区内的上部，元胞沟槽位于第二导电类型体区内，深度伸入第二导电类型体区下方的第一导电类型漂移区内；
在有源区的第一导电类型漂移区内设有载流子存储结构，所述载流子存储结构包括用于将元胞沟槽伸入第一导电类型漂移区内外壁全包围的第一导电类型载流子存储区，第一导电类型载流子存储区的掺杂浓度大于第一导电类型漂移区的掺杂浓度。
在所述元胞沟槽的侧壁及底壁生长有绝缘栅氧化层，在生长有绝缘栅氧化层的元胞沟槽内填充有栅极导电多晶硅，元胞沟槽的槽口由绝缘介质层覆盖；在相邻元胞沟槽外侧壁上方设有第一导电类型发射区，所述第一导电类型发射区位于第二导电类型体区内，第一导电类型发射区与元胞沟槽的外侧壁相接触，所述第一导电类型发射区、第二导电类型体区均与半导体基板第一主面上的发射极金属欧姆接触，发射极金属通过绝缘介质层与元胞沟槽内的栅极导电多晶硅绝缘隔离。
所述第二导电类型体区内还设有第二导电类型连接区，第二导电类型连接区与发射极金属欧姆接触，第二导电类型体区通过第二导电类型连接区与发射极金属电连接；栅极导电多晶硅与半导体基板第一主面上方的栅极金属电连接。
在所述IGBT器件的截面上，终端保护区包括第二导电类型保护环、第一导电类型截止环以及用于形成主结的第二导电类型结区，所述第二导电类型结区与有源区内邻近终端保护区的元胞沟槽接触，第二导电类型保护环位于第二导电类型结区与第一导电类型截止环间，第一导电类型截止环位于终端保护区的外圈，第一导电类型截止环与半导体基板第一主面上的截止环金属欧姆接触。
所述第二导电类型结区与第二导电类型保护环为同一工艺制造层，在终端保护区的第一主面上还设有阻挡介质层，所述阻挡介质层上还覆盖有绝缘介质层，截止环金属支撑在与绝缘介质层上。
所述第一导电类型漂移区内还设有第二导电类型集电区，所述第二导电类型集电区与半导体基板第二主面上的集电极金属欧姆接触。
在所述第一导电类型漂移区内还设有第一导电类型电场截止层，所述第一导电类型电场截止层邻接第一导电类型漂移区及第二导电类型集电区，第一导电类型电场截止层的掺杂浓度大于第一导电类型漂移区的掺杂浓度。
一种具有载流子存储结构的IGBT器件的制造方法，所述IGBT器件制造方法包括如下步骤：
步骤a、提供具有两个具有相对主面的半导体基板，所述两个相对主面包括第一主面以及与第一主面相对应的第二主面，在第一主面与第二主面间包括第一导电类型的漂移区；
步骤b、在上述半导体基板的第一主面上，进行第二导电类型杂质离子的注入，以在半导体基板的终端保护区内形成所需的第二导电类型结区以及第二导电类型保护环；
步骤c、在上述半导体基板的第一主面上设置阻挡介质层，并去除有源区第一主面上的阻挡介质层，以得到终端保护区第一主面上的阻挡介质层；
步骤d、在上述半导体基板的第一主面上设置硬掩膜层，所述硬掩膜层覆盖在有源区的第一主面以及终端保护区的阻挡介质层上；
步骤e、选择性地掩蔽和刻蚀上述硬掩膜层，以得到贯通硬掩膜层的硬掩膜窗口；
步骤f、利用上述硬掩膜窗口对有源区的第一主面进行刻蚀，以在有源区内得到所需的元胞沟槽，所述元胞沟槽从有源区的第一主面垂直向下延伸进入第一导电类型漂移区内；
步骤g、在上述半导体基板的第一主面上注入第一导电类型杂质离子，并在推阱后形成所需的第一导电类型载流子存储区，且在形成第一导电类型载流子存储区后，去除上述的硬掩膜层；
步骤h、利用常规沟槽栅工艺，依次在元胞沟槽的侧壁及底壁生长绝缘栅氧化层，并在生长有绝缘栅氧化层的元胞沟槽内填充栅极导电多晶硅，且在相邻的元胞沟槽间设置第二导电类型体区，所述第二导电类型体区在第一导电类型漂移区内位于第一导电类型载流子存储区的上方；
步骤i、在上述半导体基板的第一主面上选择性地注入第一导电类型杂质离子，以在有源区内得到第一导电类型发射区，并在终端保护区内得到第一导电类型截止环，所述第一导电类型发射区位于第二导电类型体区内；
步骤j、在上述半导体基板的第一主面上淀积绝缘介质层，所述绝缘介质层覆盖在有源区的第一主面以及终端保护区的阻挡介质层上，并对所述绝缘介质层进行选择性地掩蔽和刻蚀，以得到贯通所述绝缘介质层的接触孔；
步骤l、在上述半导体基板的第一主面上淀积金属层，并对所述金属层进行选择性地掩蔽和时刻后，得到发射极金属、栅极金属以及截止环金属，所述发射极金属与第一导电类型发射区、第二导电类型体区欧姆接触，栅极金属与栅极导电多晶硅电连接，截止环金属与第一导电类型截止环欧姆接触；
步骤m、在上述半导体基板的第一主面制作所需的第一导电类型电场截止层以及第二导电类型集电区，第一导电类型电场截止层邻接第一导电类型漂移区以及第二导电类型集电区；
步骤n、在上述第二导电类型集电区上设置集电极金属，所述集电极金属与第二导电类型集电区欧姆接触。
所述半导体基板的材料包括硅。
所述第一导电类型载流子存储区的掺杂浓度、第一导电类型截止环的掺杂浓度均大于第一导电类型漂移区的掺杂浓度。
所述“第一导电类型”和“第二导电类型”两者中，对于N型绝缘栅双极型晶体管，第一导电类型指N型，第二导电类型为P型；对于P型绝缘栅双极型晶体管IGBT，第一导电类型与第二导电类型所指的类型与N型绝缘栅双极型晶体管IGBT正好相反。
与现有技术相比，本发明的优点为：。
1、在IGBT正向导通时，包围元胞沟槽底部的第一导电类型载流子存储区，由于内建电势的存在能阻碍少数载流子向发射极的流通，能够形成少数载流子的积累，电导调制效应增强，可以显著减小IGBT饱和压降，降低导通损耗；
2、在IGBT正向阻断时，由于包围元胞沟槽底部的第一导电类型载流子存储区的掺杂浓度高于第一导电类型漂移区的掺杂浓度，表面电场峰值进一步降低，整个IGBT器件的击穿位置均匀的分布在有源区，进一步提高IGBT器件的抗冲击能力；
3、在上述IGBT制造方法中，通过在元胞沟槽的底部进行第一导电类型杂质注入形成第一导电类型载流子存储区，工艺成本并未有太大改变；
4、能将元胞密度做的更大，可以适当减小芯片面积，进一步降低了芯片成本。
附图说明
图1为本发明的结构示意图。
图2~图9为本发明具体工艺实施步骤剖视图，其中
图2为本发明半导体基板的剖视图。
图3为本发明得到硬掩膜层后的剖视图。
图4为本发明得到硬掩膜窗口后的剖视图。
图5为本发明得到元胞沟槽后的剖视图。
图6为本发明得到N+载流子存储区后的剖视图。
图7为本发明得到P体区后的剖视图。
图8为本发明得到发射极金属、栅极金属以及截止环金属后的剖视图。
图9为本发明得到集电极金属后的剖视图。
附图标记说明：1-N型漂移区、2-P型保护环、3-阻挡介质层、4-绝缘介质层、5-元胞沟槽、6-N+载流子存储区、7-绝缘栅氧化层、8-栅极导电多晶硅、9-P体区、10-N+发射区、11-P+连接区、12-栅极金属、13-发射极金属、14-截止环金属、15-N型电场截止层、16-P型集电区、17-集电极金属、18-有源区、19-终端保护区、20-多晶硅连接体、21-P型结区、22-N+截止环以及23-硬掩膜窗口与24-硬掩膜层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1和图9所示：为了能够同时满足较低的导通压降（Vceon）和极快的关断特性，并且能够将保证将耐压击穿位置调整至元胞区，以保证较高的抗电压浪涌能力，不增加芯片制造成本，以N型IGBT器件为例，本发明具体地为：在所述IGBT器件的俯视平面上，包括位于半导体基板上的有源区18以及终端保护区19，所述有源区18位于半导体基板的中心区，终端保护区19位于有源区18的外圈并环绕包围所述有源区18；在所述IGBT器件的截面上，半导体基板具有两个相对的主面，所述主面包括第一主面以及与第一主面相对应的第二主面，半导体基板的第一主面与第二主面间包括N型漂移区1；
在所述IGBT器件的截面上，有源区18采用沟槽结构，在有源区的N型漂移区1内设有P型体区9，P型体区9位于N型漂移区1内的上部，元胞沟槽5位于P型体区9内，深度伸入P型体区9下方的N型漂移区1内；
在有源区18的N型漂移区1内设有载流子存储结构，所述载流子存储结构包括用于将元胞沟槽5伸入N型漂移区1内外壁全包围的N+载流子存储区6，N+载流子存储区6的掺杂浓度大于N型漂移区的掺杂浓度。
具体地，有源区18位于半导体基板的中心区域，终端保护区19环绕有源区18，通过有源区18用于形成IGBT器件的功能区，通过终端保护区19用于保护有源区18，有源区18采用沟槽结构，有源区18内的元胞通过栅极导电多晶硅8并联呈一体，有源区18与终端保护区19间的配合关系为本技术领域人员所熟知，此处不再赘述。半导体基板可以采用本技术领域常用的材料，如硅等，第一主面一般为半导体基板的正面，第二主面一般为半导体基板的背面，在N型漂移区1位于第一主面与第二主面间，具体为本技术领域人员所熟知。
有源区18内包括若干有源元胞，当采用沟槽结构时，有源元胞包括元胞沟槽5，元胞沟槽5垂直穿过P型体区9，元胞沟槽5的槽底位于P型体区9下方的N型漂移区1内，元胞沟槽5的深度不大于N型漂移区1的厚度，P型体区9即为P阱，P型体区9横穿有源区18的N型漂移区1，即P型体区9位于相邻的元胞沟槽5间。
本发明实施例中，载流子存储结构内N+载流子存储区6的数量可以与元胞沟槽5的数量相一致，即在每个元胞沟槽5的下部均存在N+载流子存储区6，每个N+载流子存储区6包围所对应元胞沟槽5的下部，即通过N+载流子存储区6将元胞沟槽5位于P型体区9下方的区域部分全包围，此时，元胞沟槽5位于P型体区9下方的部分通过N+载流子存储区6与N型漂移区1相互隔离。此外，在制备N+载流子存储区6时，相邻的N+载流子存储区6还可以相互连接，即在有源区1的N型漂移区1内形成一块N+载流子存储区6，无论载流子存储结构内N+载流子存储区6采用何种形式，均需要将元胞沟槽5位于P型体区9下方的区域进行全包围。N+载流子存储区6的掺杂浓度大于N型漂移区1的掺杂浓度。当相邻的N+载流子存储区6相互连接后，所形成的载流子存储结构中，在垂直于元胞沟槽5长度以及平行于元胞沟槽5的长度方向上，载流子存储结构内N型掺杂浓度是非均匀分布的。
在N型漂移区1内设置载流子存储结构后，在IGBT正向导通时，包围元胞沟槽5下部的N+载流子存储区6由于内建电势的存在阻碍少数载流子向发射极的流通，能够形成少数载流子的积累，电导调制效应增强，可以显著减小IGBT饱和压降，降低导通损耗。在IGBT正向阻断时，包围元胞沟槽5下部的N+载流子存储区6的掺杂浓度高于N型漂移区1的掺杂浓度，表面电场峰值进一步降低，整个器件的击穿位置均匀的分布在有源区18，从而能进一步提高的器件的抗冲击能力。
进一步地，在所述元胞沟5槽的侧壁及底壁生长有绝缘栅氧化层7，在生长有绝缘栅氧化层7的元胞沟槽5内填充有栅极导电多晶硅8，元胞沟槽5的槽口由绝缘介质层4覆盖；在相邻元胞沟槽5外侧壁上方设有N+发射区10，所述N+发射区10位于P型体区9内，N+发射区10与元胞沟槽5的外侧壁相接触，所述N+发射区10、P型体区9均与半导体基板第一主面上的发射极金属13欧姆接触，发射极金属13通过绝缘介质4与元胞沟槽5内的栅极导电多晶硅8绝缘隔离。
本发明实施例中，绝缘栅氧化层7可以通过热氧化等工艺生长覆盖在元胞沟槽5的侧壁及底壁，栅极导电多晶硅8填充在元胞沟槽5内，栅极导电多晶硅8通过绝缘栅氧化层7与元胞沟槽5的侧壁及底壁绝缘隔离，绝缘介质层4覆盖元胞沟槽5的槽口，绝缘介质层4的宽度大于元胞沟槽5的槽口宽度，从而元胞沟槽5内的栅极导电多晶硅8通过绝缘介质层4能与发射极金属13绝缘隔离。N+发射区10存在相邻元胞沟槽5之间外侧壁上方的区域，N+10发射区10位于P型体区9内。
所述P型体区9内还设有P+连接区11，P+连接区11与发射极金属13欧姆接触，P型体区9通过P+连接区11与发射极金属13电连接；栅极导电多晶硅8与半导体基板第一主面上方的栅极金属12电连接。
本发明实施例中，为了能够降低接触电阻，在P型体区9内还设有P+连接区11，P+连接区11与发射极金属13欧姆接触，P型体区9通过P+连接区11与发射极金属13电连接。P+连接区11的掺杂浓度大于P型体区9的掺杂浓度。栅极导电多晶硅8与栅极金属12电连接，有源区18内的栅极导电多晶硅8通过多晶硅连接体20连接后与栅极金属12电连接，以将栅极导电多晶硅8并联呈一体。
在所述IGBT器件的截面上，终端保护区19包括P型保护环2、N+截止环22以及用于形成主结的P型结区21，所述P型结区21与有源区18内邻近终端保护区19的元胞沟槽5接触，P型保护环2位于P型结区21与N+截止环22间，N+截止环22位于终端保护区19的外圈，N+截止环22与半导体基板第一主面上的截止环金属14欧姆接触。
本发明实施例中，终端保护区19可以设置一个或多个P型保护环2，P型保护环2环绕有源区18，为了能够实现过渡，在终端保护区19内设置P型结区21，P型结区21通过与下方的N型漂移区1形成主结，P型结区21与邻近终端保护区19的元胞沟槽5的外侧壁相接触。N+截止环22位于终端保护区19外圈的边缘，N+截止环22环绕P型保护环2，N+截止环22与截止环金属14欧姆接触。
所述P型结区21与P型保护环2为同一工艺制造层，在终端保护区19的第一主面上还设有阻挡介质层3，所述阻挡介质层3上还覆盖有绝缘介质层4，截止环金属14支撑在与绝缘介质层4上。
本发明实施例中，阻挡介质层3可以为二氧化硅层，阻挡介质层3只覆盖在终端保护区19的第一主面上，绝缘介质层4除了覆盖元胞沟槽5的槽口外，还覆盖在阻挡介质层3上。截止环金属14部分支撑在绝缘介质层4上。
所述N型漂移区1内还设有P型集电区16，所述P型集电区16与半导体基板第二主面上的集电极金属17欧姆接触。
在所述N型漂移区1内还设有N型电场截止层15，所述N型电场截止层15邻接N型漂移区1及P型集电区16，N型电场截止层15的掺杂浓度大于N型漂移区1的掺杂浓度。
本发明实施例中，通过P型集电区16以及集电极金属17能够形成IGBT器件的集电极，在具体实施时，P型集电区16可以为连续的，也可以为非连续的，P型集电区16不连续时，N型漂移区1部分与集电极金属17欧姆接触。P型集电区16连续时，P型集电区16横穿N型漂移区1。P型集电区16还可以通过N型电场截止层15与N型漂移区1连接。
如图2~图9所示，上述具有载流子存储结构的IGBT器件，可以通过下述具体工艺步骤制备得到，具体地，所述IGBT器件制造方法包括如下步骤：
步骤a、提供具有两个具有相对主面的半导体基板，所述两个相对主面包括第一主面以及与第一主面相对应的第二主面，在第一主面与第二主面间包括N型漂移区1；
具体地，所述半导体基板的材料包括硅，当然，也可以采用其他常用的半导体材料，半导体基板的正面形成第一主面，半导体基板的背面形成第二主面，如图2所示。
步骤b、在上述半导体基板的第一主面上，进行P型杂质离子的注入，以在半导体基板的终端保护区19内形成所需的P型结区21以及P型保护环2；
具体地，所述注入的P型杂质离子可以为硼离子等，在进行P型杂质离子注入时，可以在有源区18的第一主面上涂覆光刻胶等进行遮挡，使得P型杂质离子仅注入终端保护区19内，且在终端保护区19内形成P型结区21以及若干P型保护环2，P型保护环2的数量以及P型结区21、P型保护环21在N型漂移区1内的深度均可以通过工艺进行选择控制，具体工艺过程为本技术领域人员所述熟知，此处不再赘述。
步骤c、在上述半导体基板的第一主面上设置阻挡介质层3，并去除有源区18第一主面上的阻挡介质层3，以得到终端保护区19第一主面上的阻挡介质层3；
本发明实施例中，在制备得到P型结区21以及P型保护环2后，通过热氧化等工艺，在第一主面上生长得到阻挡介质层3，阻挡介质层3可以为二氧化硅层。去除有源区18第一主面上的阻挡介质层3，仅保留位于终端保护区19第一主面上的阻挡介质层3，从而利用阻挡介质层3能够对终端保护区19进行遮挡，便于进行后续的工艺步骤执行，具体设置阻挡介质层3以及部分去除阻挡介质层3的过程为本技术领域人员所熟知，此处不再赘述。
步骤d、在上述半导体基板的第一主面上设置硬掩膜层24，所述硬掩膜层24覆盖在有源区18的第一主面以及终端保护区19的阻挡介质层3上；
本发明实施例中，采用本技术领域常用的工艺步骤制备得到硬掩膜层24，所述硬掩膜层覆盖在有源区18的第一主面以及终端保护区19上的阻挡介质层3上，如图3所示。
步骤e、选择性地掩蔽和刻蚀上述硬掩膜层24，以得到贯通硬掩膜层24的硬掩膜窗口23；
本发明实施例中，采用本技术领域常用的工艺步骤对硬掩膜层24进行刻蚀，以得到硬掩膜窗口23，所述硬掩膜窗口23位于有源区18第一主面的上方，通过硬掩膜窗口23使得有源区18相对应的第一主面裸露，如图4所示。
步骤f、利用上述硬掩膜窗口23对有源区18的第一主面进行刻蚀，以在有源区18内得到所需的元胞沟槽5，所述元胞沟槽5从有源区18的第一主面垂直向下延伸进入N型漂移区1内；
本发明实施例中，通过硬掩膜窗口23使得有源区18相对应第一主面裸露后，利用对半导体基板的第一主面进行沟槽刻蚀，具体刻蚀过程为本技术领域人员所熟知，此处不再赘述。元胞沟槽5的深度小于N型漂移区1的厚度，元胞沟槽5的槽口位于第一主面上，从而在有源区18内得到若干元胞沟槽5，如图5所示。
步骤g、在上述半导体基板的第一主面上注入N型杂质离子，并在推阱后形成所需的N+载流子存储区6，且在形成N+载流子存储区6后，去除上述的硬掩膜层24；
本发明实施例中，由于硬掩膜层24的掩蔽作用，在进行N型杂质离子注入时，使得N型杂质离子仅仅会注入在元胞沟槽5槽底下方的区域周围，N型杂质离子可以为磷离子等，在注入N型杂质离子后，通过推阱等工艺步骤，能形成N+载流子存储区6，所述N+载流子存储区6包围元胞沟槽5相应的区域部分，如图6所示。在得到N+载流子存储区6后，通过常规工艺步骤去除硬掩膜层24，通过N型杂质离子注入形成N+载流子存储区6的过程以及去除硬掩膜层24的过程均为本技术领域人员所熟知，此处不再赘述。在具体实施时，包围元胞沟槽5下部区域的N+载流子存储区6间可以相互连接，也可以相互独立存在，具体可以由相应的工艺控制实现，具体工艺过程为本技术领域人员所熟知，此处不再赘述。
步骤h、利用常规沟槽栅工艺，依次在元胞沟槽5的侧壁及底壁生长绝缘栅氧化层7，并在生长有绝缘栅氧化层7的元胞沟槽5内填充栅极导电多晶硅8，且在相邻的元胞沟槽5间设置P型体区9，所述P型体区9在N型漂移区1内位于N+载流子存储区6的上方；
本发明实施例中，绝缘栅氧化层7可以通过热氧化等工艺步骤制备得到，栅极导电多晶硅8淀积填充在元胞沟槽5内；P型体区9通过注入P型杂质离子得到，具体制备绝缘栅氧化层7、栅极导电多晶硅8以及P型体区9的过程为本技术领域人员所熟知，此处不再赘述。在具体实施时，在填充栅极导电多晶硅8时，还制备得到用于将元胞沟槽5内的栅极导电多晶硅8引出的多晶硅连接体20，所述多晶硅连接体8支撑在阻挡介质层3上，多晶硅连接体20也可以为导电多晶硅，通过多晶硅连接体20用于将有源区18内所有元胞沟槽5内的栅极导电多晶硅8引出，具体为本技术领域人员所熟知，此处不再赘述，如图7所示。
步骤i、在上述半导体基板的第一主面上选择性地注入N型杂质离子，以在有源区18内得到N+发射区10，并在终端保护区19内得到N+截止环22，所述N+发射区10位于P型体区9内；
本发明实施例中，在去除硬掩膜层24时，需要将阻挡介质层3边缘的部分同时去除，以在进行N型杂质离子注入时，能够同时得到N+发射区10以及N+截止环22，所述N+发射区10、N+截止环22相对应的掺杂浓度均大于N型漂移区1的掺杂浓度。N+发射区10位于相邻元胞沟槽5外壁的侧上方，N+发射区10与元胞沟槽5的外壁相接触，制备得到N+发射区10以及N+截止环22的工艺过程为本技术领域人员所熟知，此处不再赘述。
步骤j、在上述半导体基板的第一主面上淀积绝缘介质层4，所述绝缘介质层4覆盖在有源区18的第一主面以及终端保护区19的阻挡介质层3上，并对所述绝缘介质层4进行选择性地掩蔽和刻蚀，以得到贯通所述绝缘介质层4的接触孔；
本发明实施例中，绝缘介质层4可以为二氧化硅层等，淀积绝缘介质层4时，绝缘介质层4会覆盖有源区18的第一主面以及终端保护区19上方的阻挡介质层3，绝缘介质层4也会同时覆盖多晶硅连接体20。对绝缘介质层4进行选择性地掩蔽和刻蚀，能够得到接触孔，所述接触孔包括位于元胞沟槽5两侧的发射极金属接触孔、位于多晶硅连接体20上方的连接体接触孔以及N+截止环22上方的截止环金属接触孔。
步骤l、在上述半导体基板的第一主面上淀积金属层，并对所述金属层进行选择性地掩蔽和时刻后，得到发射极金属13、栅极金属12以及截止环金属14，所述发射极金属13与N+发射区10、P型体区9欧姆接触，栅极金属12与栅极导电多晶硅8电连接，截止环金属14与N+截止环22欧姆接触；
本发明实施例中，淀积金属层时，所述金属层会填充在上述的接触孔内，发射极金属13填充在发射极金属接触孔内时，能和N+发射区10、P型体区9欧姆接触，栅极金属12填充在连接体接触孔内后，能和多晶硅连接体20电连接，截止环金属14填充在截止环金属接触孔内时，截止环金属14能和N+截止环22欧姆接触，发射极金属13、栅极金属12以及截止环金属14间互不接触，如图8所示。此外，在P型体区9内还可以设置P+连接区11，通过P+连接区11与发射极金属13的欧姆接触，能够降低P型体区9与发射极金属13间的接触电阻。
步骤m、在上述半导体基板的第二主面制作所需的N型电场截止层15以及P型集电区16，N型电场截止层15邻接N型漂移区1以及P型集电区16；
本发明实施例中，通过在半导体基板的第二主面进行离子注入等制备得到N型电场截止层15以及P型集电区16，具体制备过程为本技术领域人员所熟知，此处不再赘述。此外，在制备N型电场截止层15以及P型集电区16前，还可以根据需要对半导体基板进行减薄等工艺处理，具体工艺可以根据需要进行确定，此处不再赘述。
步骤n、在上述P型集电区16上设置集电极金属17，所述集电极金属17与P型集电区16欧姆接触。
本发明实施例中，集电极金属17与P型集电区16欧姆接触，从而能够形成IGBT器件的集电极，如图9所示。
如图1和图9所示，当所述IGBT在集电极金属17上加正偏电压，发射极金属13以及栅极金属12接地时，随着集电极金属17上正偏电压的增加，耗尽层展宽，直至达到雪崩击穿，根据设计的不同最大碰撞电离率集中点，即雪崩击穿点的位置不同，可能存在于终端保护区19的P型保护环2附近或者有源区19内，为了能够承受更高的雪崩能量，需将击穿位置设置在有源区19上，以最大效率均流；本发明实施例中，通过调整N+载流子存储层6的浓度和深度将击穿位置转移至有源区18内，以能够均流，实现最大的雪崩击穿能量；
当在集电极金属17上加正偏电压，发射极金属13接地，栅极金属12接15V正偏压时，IGBT器件正向导通，由于N+载流子存储区6的存在，部分少子空穴集聚在N+载流子存储区6的底部，电导调制效应增强，导通压降Vceon降低；与现有IGBT器件相比，本发明能使得电流密度提升，导通压降（Vceon）远低于现有IGBT的导通压降；由于N+载流子存储区6仅改变正面载流子分布，因此关断损耗Eoff基本不受导通压降（Vceon）降低的影响。
Claims (9)
1.一种具有载流子存储结构的IGBT器件，在所述IGBT器件的俯视平面上，包括位于半导体基板上的有源区以及终端保护区，所述有源区位于半导体基板的中心区，终端保护区位于有源区的外圈并环绕包围所述有源区；在所述IGBT器件的截面上，半导体基板具有两个相对的主面，所述主面包括第一主面以及与第一主面相对应的第二主面，半导体基板的第一主面与第二主面间包括第一导电类型漂移区；
在所述IGBT器件的截面上，有源区采用沟槽结构，在有源区的第一导电类型漂移区内设有第二导电类型体区，第二导电类型体区位于第一导电类型漂移区内的上部，元胞沟槽位于第二导电类型体区内，深度伸入第二导电类型体区下方的第一导电类型漂移区内；其特征是：
在有源区的第一导电类型漂移区内设有载流子存储结构，所述载流子存储结构包括用于将元胞沟槽伸入第一导电类型漂移区内外壁全包围的第一导电类型载流子存储区，第一导电类型载流子存储区的掺杂浓度大于第一导电类型漂移区的掺杂浓度；当相邻的N+载流子存储区相互连接后，所形成的载流子存储结构中，在垂直于元胞沟槽长度以及平行于元胞沟槽的长度方向上，载流子存储结构内N型掺杂浓度是非均匀分布的；
在所述IGBT器件的截面上，终端保护区包括第二导电类型保护环、第一导电类型截止环以及用于形成主结的第二导电类型结区，所述第二导电类型结区与有源区内邻近终端保护区的元胞沟槽接触，第二导电类型保护环位于第二导电类型结区与第一导电类型截止环间，第一导电类型截止环位于终端保护区的外圈，第一导电类型截止环与半导体基板第一主面上的截止环金属欧姆接触。
2.根据权利要求1所述的具有载流子存储结构的IGBT器件，其特征是：在所述元胞沟槽的侧壁及底壁生长有绝缘栅氧化层，在生长有绝缘栅氧化层的元胞沟槽内填充有栅极导电多晶硅，元胞沟槽的槽口由绝缘介质层覆盖；在相邻元胞沟槽外侧壁上方设有第一导电类型发射区，所述第一导电类型发射区位于第二导电类型体区内，第一导电类型发射区与元胞沟槽的外侧壁相接触，所述第一导电类型发射区、第二导电类型体区均与半导体基板第一主面上的发射极金属欧姆接触，发射极金属通过绝缘介质层与元胞沟槽内的栅极导电多晶硅绝缘隔离。
3.根据权利要求2所述的具有载流子存储结构的IGBT器件，其特征是：所述第二导电类型体区内还设有第二导电类型连接区，第二导电类型连接区与发射极金属欧姆接触，第二导电类型体区通过第二导电类型连接区与发射极金属电连接；栅极导电多晶硅与半导体基板第一主面上方的栅极金属电连接。
4.根据权利要求1所述的具有载流子存储结构的IGBT器件，其特征是：所述第二导电类型结区与第二导电类型保护环为同一工艺制造层，在终端保护区的第一主面上还设有阻挡介质层，所述阻挡介质层上还覆盖有绝缘介质层，截止环金属支撑在与绝缘介质层上。
5.根据权利要求1所述的具有载流子存储结构的IGBT器件，其特征是：所述第一导电类型漂移区内还设有第二导电类型集电区，所述第二导电类型集电区与半导体基板第二主面上的集电极金属欧姆接触。
6.根据权利要求5所述的具有载流子存储结构的IGBT器件，其特征是：在所述第一导电类型漂移区内还设有第一导电类型电场截止层，所述第一导电类型电场截止层邻接第一导电类型漂移区及第二导电类型集电区，第一导电类型电场截止层的掺杂浓度大于第一导电类型漂移区的掺杂浓度。
7.一种具有载流子存储结构的IGBT器件的制造方法，其特征是，所述IGBT器件制造方法包括如下步骤：
步骤a、提供具有两个具有相对主面的半导体基板，所述两个相对主面包括第一主面以及与第一主面相对应的第二主面，在第一主面与第二主面间包括第一导电类型的漂移区；
步骤b、在上述半导体基板的第一主面上，进行第二导电类型杂质离子的注入，以在半导体基板的终端保护区内形成所需的第二导电类型结区以及第二导电类型保护环；
步骤c、在上述半导体基板的第一主面上设置阻挡介质层，并去除有源区第一主面上的阻挡介质层，以得到终端保护区第一主面上的阻挡介质层；
步骤d、在上述半导体基板的第一主面上设置硬掩膜层，所述硬掩膜层覆盖在有源区的第一主面以及终端保护区的阻挡介质层上；
步骤e、选择性地掩蔽和刻蚀上述硬掩膜层，以得到贯通硬掩膜层的硬掩膜窗口；
步骤f、利用上述硬掩膜窗口对有源区的第一主面进行刻蚀，以在有源区内得到所需的元胞沟槽，所述元胞沟槽从有源区的第一主面垂直向下延伸进入第一导电类型漂移区内；
步骤g、在上述半导体基板的第一主面上注入第一导电类型杂质离子，并在推阱后形成所需的第一导电类型载流子存储区，且在形成第一导电类型载流子存储区后，去除上述的硬掩膜层；
步骤h、利用常规沟槽栅工艺，依次在元胞沟槽的侧壁及底壁生长绝缘栅氧化层，并在生长有绝缘栅氧化层的元胞沟槽内填充栅极导电多晶硅，且在相邻的元胞沟槽间设置第二导电类型体区，所述第二导电类型体区在第一导电类型漂移区内位于第一导电类型载流子存储区的上方；
步骤i、在上述半导体基板的第一主面上选择性地注入第一导电类型杂质离子，以在有源区内得到第一导电类型发射区，并在终端保护区内得到第一导电类型截止环，所述第一导电类型发射区位于第二导电类型体区内；
步骤j、在上述半导体基板的第一主面上淀积绝缘介质层，所述绝缘介质层覆盖在有源区的第一主面以及终端保护区的阻挡介质层上，并对所述绝缘介质层进行选择性地掩蔽和刻蚀，以得到贯通所述绝缘介质层的接触孔；
步骤l、在上述半导体基板的第一主面上淀积金属层，并对所述金属层进行选择性地掩蔽和蚀刻 后，得到发射极金属、栅极金属以及截止环金属，所述发射极金属与第一导电类型发射区、第二导电类型体区欧姆接触，栅极金属与栅极导电多晶硅电连接，截止环金属与第一导电类型截止环欧姆接触；
步骤m、在上述半导体基板的第一主面制作所需的第一导电类型电场截止层以及第二导电类型集电区，第一导电类型电场截止层邻接第一导电类型漂移区以及第二导电类型集电区；
步骤n、在上述第二导电类型集电区上设置集电极金属，所述集电极金属与第二导电类型集电区欧姆接触。
8.根据权利要求7所述具有载流子存储结构的IGBT器件的制造方法，其特征是：所述半导体基板的材料包括硅。
9.根据权利要求7所述具有载流子存储结构的IGBT器件的制造方法，其特征是：所述第一导电类型载流子存储区的掺杂浓度、第一导电类型截止环的掺杂浓度均大于第一导电类型漂移区的掺杂浓度。
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