CN206864469U - 一种多层堆叠式芯片的封装结构 - Google Patents
一种多层堆叠式芯片的封装结构 Download PDFInfo
- Publication number
- CN206864469U CN206864469U CN201720659747.7U CN201720659747U CN206864469U CN 206864469 U CN206864469 U CN 206864469U CN 201720659747 U CN201720659747 U CN 201720659747U CN 206864469 U CN206864469 U CN 206864469U
- Authority
- CN
- China
- Prior art keywords
- chip
- substrate
- storage
- controller
- encapsulating structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Semiconductor Memories (AREA)
Abstract
本实用新型涉及一种多层堆叠式芯片的封装结构，包含表面贴装元件、控制器、基板、多根金线和多个存储芯片；表面贴装元件通过焊膏固定在基板上，存储芯片通过粘贴层依次堆叠在基板上，控制器设置在顶部的存储芯片上；控制器、存储芯片和基板之间通过金线电连接；多个所述的存储芯片沿长边对齐，并沿短边依次交错设置；所述表面贴装元件、控制器、金线和存储芯片由塑封树脂封装在基板上；本实用新型方案的多层堆叠式芯片的封装结构，多个芯片在短边的一侧交错设置，便于相邻的两个芯片之间焊线；控制器从基板挪到顶部芯片上，节省了空间，使整体封装尺寸不变的情况下，可以封装更大尺寸的芯片，提高存储容量。
Description
技术领域
本实用新型涉及半导体闪存封装技术领域，具体地说是一种多层堆叠式芯片的封装结构。
背景技术
闪存卡由Sandisk 公司发明， 是基于半导体快闪记忆器的新一代记忆设备，体积小，传输速度快，可热插拔，广泛应用于电子词典,手机,汽车导航以及自动化测试系统领域；随着消费需求向高容量的转移，芯片层数增多，需要封装更大尺寸的芯片，因此，新型封装结构成为闪存封装的新的研究课题。
实用新型内容
本实用新型目的是为了克服现有技术的不足而提供一种多层堆叠式芯片的封装结构。
为达到上述目的，本实用新型采用的技术方案是：一种多层堆叠式芯片的封装结构，包含表面贴装元件、控制器、基板、多根金线和多个存储芯片；所述表面贴装元件通过焊膏固定在基板上，多个存储芯片通过粘贴层依次堆叠在基板上，控制器设置在顶部的存储芯片上；所述的控制器与基板之间、存储芯片与存储芯片之间、以及存储芯片与基板之间通过金线电连接；多个所述的存储芯片沿长边对齐，并沿短边依次交错设置；所述表面贴装元件、控制器、金线和存储芯片由塑封树脂封装在基板上。
优选的，所述存储芯片有四个，每个存储芯片的尺寸相同。
优选的，所述粘贴层包含普通粘片膜DAF和线上可流动膜FOW。
优选的，所述塑封树脂在表面贴装元件处的厚度大于存储芯片处的厚度。
由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：
本实用新型方案的多层堆叠式芯片的封装结构，多个芯片在短边的一侧交错设置，便于相邻的两个芯片之间焊线；控制器从基板挪到顶部芯片上，节省了空间，使整体封装尺寸不变的情况下，可以封装更大尺寸的芯片，提高存储容量。
附图说明
下面结合附图对本实用新型技术方案作进一步说明：
附图1为本实用新型所述的一种多层堆叠式芯片的封装结构的长边一侧的示意图；
附图2为本实用新型所述的一种多层堆叠式芯片的封装结构的短边一侧的示意图。
具体实施方式
下面结合附图及具体实施例对本实用新型作进一步的详细说明。
如图1-2所示，本实用新型所述的一种多层堆叠式芯片的封装结构，包含表面贴装元件1、控制器6、基板9、多根金线8和4个存储芯片3，4个存储芯片3的尺寸大小相同；所述表面贴装元件1通过焊膏2固定在基板9上，4个存储芯片3在长边的一侧对齐，并在短边的一侧交错设置，底层的存储芯片3通过普通粘片膜DAF设置在基板9上，第二层存储芯片3通过普通粘片膜DAF设置在底层的存储芯片3上，第三层存储芯片3通过线上可流动膜FOW设置在第二层存储芯片3上，顶层通过普通粘片膜DAF设置在第三层存储芯片3上；所述控制器6设置在顶部的存储芯片3上，控制器6与基板9之间通过金线8电连接，底层存储芯片3和第三层存储芯片3通过金线8与基板9电连接，第二层存储芯片3与底层存储芯片3通过金线8电连接，顶层存储芯片3与第三层存储芯片3通过金线8电连接；所述表面贴装元件1、控制器6、金线8和存储芯片3均由塑封树脂7封装在基板9上，塑封树脂7在表面贴装元件1处的厚度大于存储芯片3处的厚度。
其中，贴片和焊线的工艺包括以下步骤：
1）存储芯片一二层贴片，烘烤；
2）焊线；
3）存储芯片第三层贴片，烘烤；
4）存储芯片第四层贴片，控制器贴片，烘烤；
5）焊线。
本方案可以封装的存储芯片3的尺寸为9.180X12.965mm，大于常规封装的芯片尺寸，常规封装的芯片尺寸一般为8.446x10.980mm。
以上仅是本实用新型的具体应用范例，对本实用新型的保护范围不构成任何限制。凡采用等同变换或者等效替换而形成的技术方案，均落在本实用新型权利保护范围之内。
Claims (4)
1.一种多层堆叠式芯片的封装结构，其特征在于：包含表面贴装元件（1）、控制器（6）、基板（9）、多根金线（8）和多个存储芯片（3）；所述表面贴装元件（1）通过焊膏（2）固定在基板（9）上，多个存储芯片（3）通过粘贴层依次堆叠在基板（9）上，控制器（6）设置在顶部的存储芯片（3）上；所述的控制器（6）与基板（9）之间、存储芯片（3）与存储芯片（3）之间、以及存储芯片（3）与基板（9）之间通过金线（8）电连接；多个所述的存储芯片（3）沿长边对齐，并沿短边依次交错设置；所述表面贴装元件（1）、控制器（6）、金线（8）和存储芯片（3）由塑封树脂（7）封装在基板（9）上。
2.根据权利要求1所述的多层堆叠式芯片的封装结构，其特征在于：所述存储芯片（3）有四个，每个存储芯片（3）的尺寸相同。
3.根据权利要求1所述的多层堆叠式芯片的封装结构，其特征在于：所述粘贴层包含普通粘片膜DAF和线上可流动膜FOW。
4.根据权利要求1所述的多层堆叠式芯片的封装结构，其特征在于：所述塑封树脂（7）在表面贴装元件（1）处的厚度大于存储芯片（3）处的厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720659747.7U CN206864469U (zh) | 2017-06-08 | 2017-06-08 | 一种多层堆叠式芯片的封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720659747.7U CN206864469U (zh) | 2017-06-08 | 2017-06-08 | 一种多层堆叠式芯片的封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN206864469U true CN206864469U (zh) | 2018-01-09 |
Family
ID=60830710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201720659747.7U Active CN206864469U (zh) | 2017-06-08 | 2017-06-08 | 一种多层堆叠式芯片的封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN206864469U (zh) |
-
2017
- 2017-06-08 CN CN201720659747.7U patent/CN206864469U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200924082A (en) | Multiple chips stack structure and method for fabricating the same | |
| US8680686B2 (en) | Method and system for thin multi chip stack package with film on wire and copper wire | |
| WO2013007029A1 (en) | Chip-on-package structure for multiple die stacks | |
| CN101752353B (zh) | 多芯片半导体封装构造 | |
| CN102176450B (zh) | 高密度系统级封装结构 | |
| CN110993590A (zh) | 一种减小3d nand产品尺寸的封装结构及其制造方法 | |
| CN206864469U (zh) | 一种多层堆叠式芯片的封装结构 | |
| CN210723023U (zh) | 一种bga封装结构 | |
| CN102347303B (zh) | 多芯片堆叠的封装体及其制造方法 | |
| CN104051450B (zh) | 半导体封装 | |
| CN205211727U (zh) | 一种指纹识别多芯片封装结构 | |
| CN206864462U (zh) | 一种分拣式存储芯片封装结构 | |
| CN203589000U (zh) | 一种基于无框架csp封装背面植球塑封封装件 | |
| CN104103605B (zh) | 半导体封装件及其制法 | |
| CN219832656U (zh) | 一种多芯片大容量高集成封装结构 | |
| CN103354226B (zh) | 堆叠封装器件 | |
| CN101667545B (zh) | 多芯片堆叠结构及其制法 | |
| CN217444371U (zh) | 一种薄尺寸安全加密卡类封装结构 | |
| CN220106524U (zh) | 一种双通道的bga封装结构 | |
| TW200537658A (en) | Semiconductor package | |
| CN219553626U (zh) | 一种低功耗高容量的混合封装结构 | |
| US20240006278A1 (en) | Multi-die qfn hybrid package | |
| CN211017055U (zh) | 一种大尺寸芯片4d封装的堆叠结构 | |
| CN208796996U (zh) | 一种双slc闪存晶片的封装结构 | |
| CN217214707U (zh) | 一种ddr3微组件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |