CN206727983U - 一种fpga上电io口输出延时电路 - Google Patents
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Abstract
本实用新型公开了一种FPGA上电IO口输出延时电路，包括延时芯片U29和RC电路U2，所述延时芯片U29的管脚与RC电路U2的引脚2连接；延时芯片U29的VBATT管脚串联电阻R1接到供电电压接口P5上；所述延时芯片U29的VCC管脚串联电阻R2接到供电电压接口P5上以及串联电容C1接地；所述延时芯片U29的GND管脚接地；所述RC电路U2的引脚1连接控制信号MCU_CTR。本FPGA上电IO口输出延时电路，采用MAX704ESA作为延时器件，供电管脚加入RC电路，用作延时时间调整；可以避免FPGA电路在上电过程中，由于FPGA IO管脚输出状态的不确定，所导致的误触发。提高产品的可靠性与稳定性，避免误触发导致不可估量的损失。
Description
技术领域
本实用新型涉及FPGA电路技术领域，尤其是一种FPGA上电IO口输出延时电路。
背景技术
FPGA在上电的初始化阶段，IO管脚的状态为不定态(可能是高、低或高阻)，不定态会导致FPGA控制的外围电路出现误触发。在工程上，当一些关键信号出现误触发时，造成的损失不可估量。
实用新型内容
本实用新型的目的在于提供一种FPGA上电IO口输出延时电路，实现延时功能；初始化完成后，保证FPGA的IO管脚状态不受影响，以解决上述背景技术中提出的问题。
为实现上述目的，本实用新型提供如下技术方案：
一种FPGA上电IO口输出延时电路，包括延时芯片U29和RC电路U2，所述延时芯片U29的管脚与RC电路U2的引脚2连接；延时芯片U29的VBATT管脚串联电阻R1接到供电电压接口P5上；所述延时芯片U29的VCC管脚串联电阻R2接到供电电压接口P5上以及串联电容C1接地；所述延时芯片U29的GND管脚接地；所述RC电路U2的引脚1连接控制信号MCU_CTR；RC电路U2的引脚3接地，RC电路U2的引脚5接到供电电压接口P5上以及串联电容C2接地；RC电路U2的引脚4接OUT信号。
作为本实用新型进一步的方案：所述延时芯片U29的型号为MAX704ESA。
与现有技术相比，本实用新型有益效果：
本FPGA上电IO口输出延时电路，采用MAX704ESA作为延时器件，供电管脚加入RC电路，用作延时时间调整；为初始化完成后，FPGA的IO管脚状态不受影响，电路中加入与门，可以避免FPGA电路在上电过程中，由于FPGA IO管脚输出状态的不确定，所导致的误触发。提高产品的可靠性与稳定性，避免误触发导致不可估量的损失。
附图说明
图1为本实用新型的延时电路原理框图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
请参阅图1，本实用新型实施例中，一种FPGA上电IO口输出延时电路，包括延时芯片U29和RC电路U2，延时芯片U29的型号为MAX704ESA，采用型号为MAX704ESA的延时芯片U29作为延时器件，供电管脚加入RC电路U2，用作延时时间调整，延时芯片U29的管脚与RC电路U2的引脚2连接；延时芯片U29的VBATT管脚串联电阻R1接到供电电压接口P5上；延时芯片U29的VCC管脚串联电阻R2接到供电电压接口P5上以及串联电容C1接地；延时芯片U29的GND管脚接地；RC电路U2的引脚1连接控制信号MCU_CTR；RC电路U2的引脚3接地，RC电路U2的引脚5接到供电电压接口P5上以及串联电容C2接地；RC电路U2的引脚4接OUT信号。
采用型号为MAX704ESA的延时芯片U29作为延时器件，当供电电压(P5)小于阈值电压，管脚(7脚)输出低电平，当供电电压(P5)大于阈值电压，该芯片的内部定时器将保持管脚输出低电平，当保持时间达到复位脉宽时，管脚输出高电平，通过调节R1与C1的值，可以调节延时时时间。
MCU_CTR为FPGA输出的控制信号，为初始化完成后，FPGA的IO管脚状态不受影响，电路中加入与门，在上电阶段，FPGA未完成初始化时，控制信号MCU_CTR为不定态，管脚输出低电平，两个信号经过RC电路U2(与门)，此时OUT信号为低电平，不会引起误触发。当FPGA初始化完成后(延时结束)，此时控制信号MCU_CTR输出状态由程序决定，输出高电平，两个信号进行与操作，得到OUT信号，根据与门逻辑，OUT信号状态跟随控制信号MCU_CTR状态，从而对外围电路进行准确控制。
对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (2)
1.一种FPGA上电IO口输出延时电路，包括延时芯片U29和RC电路U2，其特征在于：所述延时芯片U29的管脚与RC电路U2的引脚2连接；延时芯片U29的VBATT管脚串联电阻R1接到供电电压接口P5上；所述延时芯片U29的VCC管脚串联电阻R2接到供电电压接口P5上以及串联电容C1接地；所述延时芯片U29的GND管脚接地；所述RC电路U2的引脚1连接控制信号MCU_CTR；RC电路U2的引脚3接地，RC电路U2的引脚5接到供电电压接口P5上以及串联电容C2接地；RC电路U2的引脚4接OUT信号。
2.根据权利要求1所述的一种FPGA上电IO口输出延时电路，其特征在于：所述延时芯片U29的型号为MAX704ESA。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720626798.XU CN206727983U (zh) | 2017-06-01 | 2017-06-01 | 一种fpga上电io口输出延时电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201720626798.XU CN206727983U (zh) | 2017-06-01 | 2017-06-01 | 一种fpga上电io口输出延时电路 |
Publications (1)
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|---|---|
| CN206727983U true CN206727983U (zh) | 2017-12-08 |
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ID=60511716
Family Applications (1)
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| CN201720626798.XU Active CN206727983U (zh) | 2017-06-01 | 2017-06-01 | 一种fpga上电io口输出延时电路 |
Country Status (1)
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|---|---|
| CN (1) | CN206727983U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110389552A (zh) * | 2019-07-25 | 2019-10-29 | 中国科学院西安光学精密机械研究所 | 一种能够消除上电风险的定标与电源控制电路 |
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2017
- 2017-06-01 CN CN201720626798.XU patent/CN206727983U/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110389552A (zh) * | 2019-07-25 | 2019-10-29 | 中国科学院西安光学精密机械研究所 | 一种能够消除上电风险的定标与电源控制电路 |
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