CN206312886U - 一种斩波电路的封装装置 - Google Patents

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Abstract

本实用新型公开了一种斩波电路的封装装置，其包括：塑封部分、以及分别由塑封部分延伸而出的第一引脚、第二引脚、第三引脚、第四引脚，所述塑封部分中设有第一载芯板、和焊接在第一载芯板上的第二载芯板，其中第二载芯板上下表面是铜片，上下表面的中间是与第一载芯板相互绝缘的陶瓷。本实用新型塑封后保持与目前TO‑247标准外形的塑封尺寸一致，在不需要改变现有封装产线设备的基础上完成内置连接的斩波电路的封装，大大降低了斩波电路的成本，减小了斩波器在电路板中占用的空间，提高了装配可靠性和装配效率。

Description

一种斩波电路的封装装置
技术领域
本实用新型涉及一种半导体框架，特指一种斩波电路的封装装置。
背景技术
随着全球能源的紧张，国家大力倡导节能减排，从电路系统来讲，提高设备的效率就是最好的节能减排。目前各行各业的电机驱动领域都在使用变频器替代传统的电机驱动，从而达到节能减排的目的。而变频器电路应用中需要有斩波电路来进行设备的制动与保护。在大电流领域人们通常是讲斩波电路中的1个IGBT和1个FRD芯片封装在模块中，或者是通过外置的1个IGBT芯片和1个FRD芯片在电路板上串联安装使用。
但是这种串联安装使用安装一个IGBT和1个FRD这两颗器件，则需要5个引脚焊接点和2个管体的空间，这样大大浪费了电路板有限的空间，而且增加的引脚焊接点同时也增加了虚焊、脱焊的风险，对产品的使用可靠性带来了不利影响。
实用新型内容
本实用新型的目的在于针对已有的TO-247封装形式的技术现状，提供一种斩波电路的封装装置，以减少斩波电路所占电路板的空间，提高产品使用的可靠性。
为达到上述目的，本实用新型采用如下技术方案：一种斩波电路的封装装置，其包括：塑封部分、以及分别由塑封部分延伸而出的第一引脚、第二引脚、第三引脚、第四引脚，所述塑封部分中设有第一载芯板、和焊接在第一载芯板上的第二载芯板，其中第二载芯板上下表面是铜片，上下表面的中间是与第一载芯板相互绝缘的陶瓷。
在上述技术方案的基础上，进一步包括如下附属技术方案：
所述第一载芯板顶端与塑封定位孔相连接，底端则与第三引脚相连接。
所述第二载芯板通过陶瓷与第一载芯板隔绝，而第二载芯板底端与第四引脚相连接，同时第一引脚和第二引脚与第一载芯板和第三引脚都无连接。而第一引脚和第二引脚都不与第一载芯板相连，第一引脚与第二引脚也不相连。第二引脚与第三引脚也不相连。
所述塑封部分的宽度为15.5mm，长度为20.5mm。
所述第一载芯板面积与TO-247封装框架的面积一致，且第二载芯板的面积可调。
所述第二载芯板的陶瓷厚度不小于0.1mm。
所述四个引脚伸出塑封部分的长度大于1.0cm，引脚宽度都大于1.0mm。
所述第一引脚与第二引脚的间距等于第二引脚与第三引脚的间距。
所述第三引脚与第四引脚的间距大于1mm。
所述第一引脚为IGBT的栅极，第二引脚为IGBT的发射极，第三引脚为IGBT的集电极也是FRD的阳极，第四引脚为FRD的阴极。
本实用新型的优点在于：与以往的框架规格相对比，通过第二载芯板中间的陶瓷片，将第一载芯板与第二载芯板隔绝，可以内置串联封装IGBT和FRD。不仅大大节省了电路板的空间，并且减少了引脚焊接点，同时也减少了虚焊、脱焊的风险，有效的增加了产品使用的可靠性，其易于塑封、存放。
附图说明：
图1为实用新型的成品示意图；
图2为实用新型的框架示意图。
具体实施方式
为使本实用新型实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本实用新型。
请参考图1所示，为本实用新型中一种斩波电路的封装装置的具体实施例，包括塑封部分1、第一引脚21、第二引脚22，第三引脚23、第四引脚24。所述塑封部分1中设有第一载芯板31、和焊接在第一载芯板31上的第二载芯板32，第二载芯板32上下表面是铜片，上下表面的中间是与第二载芯板32相互绝缘的陶瓷。第一载芯板31顶端与塑封定位孔41相连接，下端与第三管脚23相连接，第二载芯板32下表面是铜片，下表面焊接到第一载芯板上，第二载芯板32中间是陶瓷，第二载芯板32上表面是铜片，第二载芯板32通过中间的陶瓷与第一载芯板31隔绝，第二载芯板32下端与第四管脚24相连接，第一引脚21和第二引脚22与第一载芯板31和第三管脚23都无连接。
塑封部分1体积与目前通用TO-247塑封部分体积保持一致，宽度大约为15.5mm，长度大约为20.5mm，故封装产线设备不需要针对此框架进行改进。第一载芯板31面积与目前通用使用的TO-247封装框架的面积一致，第二载芯板32的面积比例可根据实际需要封装的芯片进行调整。此设计可以通过更换不同面积的第二载芯板达到封装不同尺寸产品的目的。第二载芯板32中间层陶瓷片厚度不小于0.1mm。此厚度可以最大程度上保证第一载芯板31与第二载芯板32的绝缘。第一载芯板31与第三引脚23、第二载芯板32与第四引脚24的连接处宽度与引脚宽度保持一致，均要求大于1mm。这样一来不会影响引脚与载芯板的结合强度，另外缩小后的弯折部位也不会对塑封时的树脂体流动产生阻塞作用。
如图2所示，在该框架塑封前，框架5与所有引脚相连接。首先在第一载芯板31进行第二载芯板32的焊接，然后在第一载芯板31进行IGBT芯片61的焊接，在第二载芯板32上进行FRD芯片62的焊接，接下来将第一载芯板31中的IGBT芯片62的栅极与第一引脚21用金属导线71连接，将第一载芯板31中IGBT芯片的发射极与第二引脚22用金属导线72连接。将第二载芯板32中的FRD芯片的阳极与第三引脚23用金属导线73连接，接着对图中所示的塑封区域1进行塑封，形成一个塑封部分1，在完成塑封部分1后，将框架5切除，这样便在第一引脚21、第二引脚22，第三引脚23、第四引脚24形成了斩波器的引脚，第一引脚21为IGBT的栅极，第二引脚22为IGBT的发射极，第三引脚23为IGBT的集电极也是FRD的阳极，第四引脚24为FRD的阴极。
当然，本文中所指出的IGBT与FRD形成斩波电路的内置封装仅为本实用新型较佳实施方式，并非以此限定本实用新型的使用范围，故，包括IGBT/MOSFET/三极管等开关器件与FRD形成斩波电路的内置连接封装均属于类似改进，都属于在本实用新型原理上做等效改变，均应包含在本实用新型的保护范围内。
当然本文中所指出的TO-247封装仅为本实用新型较佳的实施方式，并非以此限定本使用新型的使用范围，故，包括TO-220，TO-3P，TO-264等封装外形改进形成斩波电路的内置连接封装的框架结构均属于类似改进，都属于本使用新型原理上做等效改变，均应包含在本实用新型的保护范围内。

Claims (10)

1.一种斩波电路的封装装置，其包括：塑封部分(1)、以及分别由塑封部分(1)延伸而出的第一引脚(21)、第二引脚(22)、第三引脚(23)、第四引脚(24)，其特征在于：所述塑封部分(1)中设有第一载芯板(31)、和焊接在第一载芯板(31)上的第二载芯板(32)，其中第二载芯板(32)上下表面是铜片，上下表面的中间是与第一载芯板(31)相互绝缘的陶瓷。
2.根据权利要求1所述的一种斩波电路的封装装置，其特征在于：所述第一载芯板(31)顶端与塑封定位孔(41)相连接，底端则与第三引脚(23)相连接。
3.根据权利要求1所述的一种斩波电路的封装装置，其特征在于：所述第二载芯板(32)通过陶瓷与第一载芯板(31)隔绝，而第二载芯板(32)底端与第四引脚(24)相连接。
4.根据权利要求1所述的一种斩波电路的封装装置，其特征在于：所述塑封部分(1)的宽度为15.5mm，长度为20.5mm。
5.根据权利要求1所述的一种斩波电路的封装装置，其特征在于：所述第一载芯板(31)面积与TO-247封装框架的面积一致，且第二载芯板(32)的面积可调。
6.根据权利要求1所述的一种斩波电路的封装装置，其特征在于：所述第二载芯板(32)的陶瓷厚度不小于0.1mm。
7.根据权利要求1所述的一种斩波电路的封装装置，其特征在于：所述四个引脚(21、22、23、24)伸出塑封部分(1)的长度大于1.0cm，引脚宽度都大于1.0mm。
8.根据权利要求7所述的一种斩波电路的封装装置，其特征在于：所述第一引脚(21)与第二引脚(22)的间距等于第二引脚(22)与第三引脚(23)的间距。
9.根据权利要求8所述的一种斩波电路的封装装置，其特征在于：所述第三引脚(23)与第四引脚(24)的间距大于1mm。
10.根据权利要求1或2或3或4或5或6或7或8或9所述的一种斩波电路的封装装置，其特征在于：所述第一引脚(21)为IGBT的栅极，第二引脚(22)为IGBT的发射极，第三引脚(23)为IGBT的集电极也是FRD的阳极，第四引脚(24)为FRD的阴极。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111048475A (zh) * 2019-11-29 2020-04-21 广东芯聚能半导体有限公司 绝缘栅双极型晶体管封装模块
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