CN206271661U - 一种快恢复二极管 - Google Patents
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Abstract
本实用新型提供了一种快恢复二极管，包括有源区、终端区和N型缓冲层；N型缓冲层位于N+阴极区的上方且与N+阴极区接触；有源区包括多个P型掺杂区；终端区包括一个P型掺杂区；P型掺杂区均位于所述N型缓冲层的内部，且P型掺杂区的上边界与N型缓冲层的上边界之间的距离为1‑20um。与现有技术相比，本实用新型提供的一种快恢复二极管，各个P型掺杂区所占各区域的面积比例，以及与N型缓冲层的边界间距均设置在一定范围内，使得快恢复二极管具备良好的反向恢复软度和高的可靠性。
Description
技术领域
本实用新型涉及半导体器件制备技术领域，具体涉及一种快恢复二极管。
背景技术
快恢复二极管(Fast Recovery Diode，FRD)是一种具有开关特性好、反向恢复时间短特点的半导体二极管，主要应用于开关电源、PWM脉宽调制器、变频器等电子电路中，作为高频整流二极管、续流二极管或阻尼二极管使用。因此，具备良好性能的快恢复二极管，尤其是具备良好动态特性的快恢复二极管能够提高开关电源、PWM脉宽调制器、变频器等设备的工作可靠性。快恢复二极管的动态特性主要包括反向恢复时间、反向峰值电流和软反向恢复特性，其中软反向恢复特性可以减少器件反向恢复过程中由于电流的振荡而引起的电压过冲及振荡，从而提高了快恢复二极管工作稳定性及可靠性。
目前，快恢复二极管结构类型主要包括PiN结构、LLD结构、SPEED SSD结构、FS-LLD结构、CIBH结构和FCE结构。其中，CIBH结构快恢复二极管在其背面的缓冲层中形成不连续的P岛，该结构不仅可以提高快恢复二极管的软反向恢复特性，也可以保持其动静态折中性能不受影响。但是，现有技术中CIBH结构快恢复二极管的制备工艺复杂、步骤繁琐，且不能准确确定P岛在缓冲层中的具体位置和大小。
实用新型内容
为了满足现有技术的需求，本实用新型提供了一种快恢复二极管。
本实用新型中一种快恢复二极管的技术方案是：
所述快恢复二极管包括有源区、终端区和N型缓冲层；
所述N型缓冲层位于N+阴极区的上方且与所述N+阴极区接触；
所述有源区包括多个P型掺杂区；
所述终端区包括一个P型掺杂区；
所述P型掺杂区均位于所述N型缓冲层的内部，且所述P型掺杂区的上边界与所述N型缓冲层的上边界之间的距离为1-20um。
进一步地，本实用新型提供的一个优选技术方案为：
所述有源区的P型掺杂区的面积与所述有源区的底部面积之比为0.1～0.5；
所述终端区的P型掺杂区的面积与所述终端区的底部面积相同。
进一步地，本实用新型提供的一个优选技术方案为：
所述终端区还包括保护环和截止环；
所述保护环为P型保护环，所述截止环为N型截止环。
进一步地，本实用新型提供的一个优选技术方案为：
所述快恢复二极管还包括金属电极。
进一步地，本实用新型提供的一个优选技术方案为：
所述有源区的P型掺杂区的面积与所述有源区的底部面积之比为0.1～0.5；
所述终端区的P型掺杂区的面积与所述终端区的底部面积相同。
与最接近的现有技术相比，本实用新型的有益效果是：
本实用新型提供的一种快恢复二极管，其源区包括多个P型掺杂区，终端区包括一个P型掺杂区，且所有P型掺杂区均设置在N型缓冲层的内部，各个P型掺杂区所占各区域的面积比例，以及与N型缓冲层的边界间距均设置在一定范围内，使得快恢复二极管具备良好的反向恢复软度和高的可靠性。
附图说明
图1：本实用新型实施例中一种快恢复二极管拓扑示意图；
图2：本实用新型实施例中一种快恢复二极管制备方法实施流程示意图；
图3：本实用新型实施例中硅衬底双面氧化示意图；
图4：本实用新型实施例中硅片背面P型离子注入窗口示意图；
图5：本实用新型实施例中硅片光刻胶去除并注入损伤修复示意图；
图6：本实用新型实施例中硅片背面氧化层去除示意图；
图7：本实用新型实施例中硅片背面外延示意图；
图8：本实用新型实施例中硅片正面有源区和保护环形成示意图；
图9：本实用新型实施例中硅片双面场氧化示意图；
图10：本实用新型实施例中对终端区的边缘和外延层掺杂N型离子示意图；
图11：本实用新型实施例中BPSG淀积和回流示意图；
图12：本实用新型实施例中有源区和截止环处金属引线孔刻蚀示意图；
图13：本实用新型实施例中硅片正面金属化示意图；
图14：本实用新型实施例中硅片正面钝化示意图；
图15：本实用新型实施例中硅片背面金属化示意图；
其中，1：硅衬底；2：第一氧化层；3：光刻胶；4：P型掺杂区；5：外延层；61：有源区；62：保护环；7：第二氧化层；81：截止环；82：N+阴极区；9：BPSG薄膜层；101：有源区金属电极；102：截止环金属电极；11：钝化层；12：硅衬底背面金属层；13：N型缓冲层。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
下面分别结合附图，对本实用新型实施例提供的一种快恢复二极管进行说明。
图1为本实用新型实施例中一种快恢复二极管拓扑示意图，如图所示，本实施例中快恢复二极管包括有源区、终端区和N型缓冲层13。其中，
N型缓冲层13位于N+阴极区的上方且与N+阴极区82接触。
有源区包括多个P型掺杂区4，同时P型掺杂区4均位于N型缓冲层13的内部，且P型掺杂区4的上边界与N型缓冲层13的上边界之间的距离为1-20um，其面积与有源区的底部面积之比为0.1～0.5。
终端区包括一个P型掺杂区4，同时P型掺杂区4位于N型缓冲层13的内部，且P型掺杂区4的上边界与N型缓冲层13的上边界之间的距离为1-20um，其面积与终端区的底部面积相同。
进一步地，本实施例中终端区还包括下述结构。
本实施例中终端区还包括保护环62和截止环81。其中，保护环62为P型保护环，截止环81为N型截止环。
进一步地，本实施例中快恢复二极管还可以包括下述结构。
本实施例中快恢复二极管还包括金属电极和终端钝化层，金属电极包括有源区金属电极、截止环金属电极和背面金属电极和终端钝化层。其中，
有源区金属电极，淀积在有源区上；
截止环金属电极，淀积在截止环上；
背面金属电极，淀积在硅衬底的背面；
终端钝化层，淀积在终端区的介质层上。
本实施例中快恢复二极管，其源区包括多个P型掺杂区，终端区包括一个P型掺杂区，且所有P型掺杂区均设置在N型缓冲层的内部，各个P型掺杂区所占各区域的面积比例，以及与N型缓冲层的边界间距均设置在一定范围内，使得快恢复二极管具备良好的反向恢复软度和高的可靠性。
下面分别结合附图，对本实用新型实施例提供的一种快恢复二极管的制备发进行说明。
图2为本实用新型实施例中一种快恢复二极管制备方法实施流程示意图，如图所示，本实施例中快恢复二极管制备方法可以采用下述步骤实施，具体为：
步骤S101：向硅衬底的背面注入P型离子形成P型掺杂区，并在硅衬底的背面形成外延层。
步骤S102：在硅衬底的正面形成有源区和终端区。
步骤S103：对终端区的边缘掺杂N型离子形成截止环，对外延层掺杂N型离子形成N+阴极区。
步骤S104：分别对硅衬底的正面和背面淀积金属层，形成金属电极。
步骤S105：在硅衬底的背面形成N型缓冲层，N型缓冲层位于N+阴极区的上方且与N+阴极区接触，N型缓冲层结深大于所述P型掺杂区的结深。
本实施例中首先在硅衬底背面形成P型掺杂区即P岛，其次在硅衬底背面形成缓冲层，可以依据快恢复二极管的性能需求设定P岛和缓冲层之间的位置关系，使其具备良好的反向恢复软度。
进一步地，本实施例中步骤S101还包括下述实施步骤，具体为：
1、顺次对硅衬底进行打标、抛光和清洗。
本实施例中可以采用激光打标机在硅衬底上刻上快恢复二极管的批次号和晶圆号等标识，同时可以采用酸洗、碱洗或去离子水清洗硅衬底。
2、对硅衬底进行高温氧化在其正面和背面形成第一氧化层。
其中，第一氧化层的厚度为100～1000埃。
图3为本实用新型实施例中硅衬底双面氧化示意图，如图所示，本实施例中分别在硅衬底1的正面和背面形成第一氧化层2。
3、顺次对硅衬底的背面涂覆光刻胶、曝光和显影形成多个第一P型离子注入窗口和一个第二P型离子注入窗口。
其中，第一P型离子注入窗口设置在硅衬底背面中与硅衬底的有源区对应的区域内，且第一P型离子注入窗口与该区域的面积之比为0.1～0.5，即第一P型离子注入窗口占该区域的10％～50％。第二P型离子注入窗口设置在硅衬底背面中与硅衬底的终端区对应的区域内，且第二P型离子注入窗口与该区域的面积相同，即第一P型离子注入窗口占该区域的100％。
4、分别通过第一P型离子注入窗口和第二P型离子注入窗口向硅衬底注入剂量为1e12-1e14的硼离子，并去除光刻胶，最后在900-1250℃条件下对硅衬底进行注入损伤修复。
图4为本实用新型实施例中硅片背面P型离子注入示意图，如图所示，本实施例中包括三个第一P型离子注入窗口，分别通过第一P型离子注入窗口和第二P型离子注入窗口向硅衬底注入硼离子。
图5为本实用新型实施例中硅片光刻胶去除并注入损伤修复示意图，如图所示，在向硅衬底注入硼离子后去除光刻胶3，最后对硅衬底进行注入损伤修复得到P型掺杂区域4。
5、去除硅衬底中背面的第一氧化层，在硅衬底的背面形成硅外延层。
其中，硅外延层的厚度为20～80um，其掺杂浓度与硅衬底的掺杂浓度相同。
图6为本实用新型实施例中硅片背面氧化层去除示意图，如图所示，本实施例中去除硅衬底背面的第一氧化层2。
图7为本实用新型实施例中硅片背面外延示意图，如图所示，本实施例中在去除第一氧化层2的硅衬底背面形成硅外延层5。
进一步地，本实施例中步骤S102还包括下述实施步骤，具体为：
1、顺次对硅衬底的正面涂覆光刻胶、曝光和显影形成有源区P型离子注入窗口和终端区P型离子注入窗口。
2通过有源区P型离子注入窗口和终端区P型离子注入窗口向硅衬底注入剂量为1e13-1e15的硼离子，并去除光刻胶。
3、在充满氮气的环境下对硅衬底进行退火形成有源区61和终端区的保护环62，退火温度为1050-1250℃。
4、去除硅衬底中正面的第一氧化层2。
图8为本实用新型实施例中硅片正面有源区和保护环形成示意图，如图所示，本实施例中在硅衬底正面形成两个保护环62。
进一步地，本实施例中步骤S103还包括下述实施步骤，具体为：
1、对硅衬底进行高温场氧化在其正面和背面形成第二氧化层7。
图9为本实用新型实施例中硅片双面场氧化示意图，如图所示，本实施例中在硅衬底正面和背面的5上形成第二氧化层7，其中第二氧化层7的厚度为8000～30000埃。
2、在终端区的边缘掺杂N型离子形成截止环81，在外延层掺杂N型离子形成N+阴极区82。
图10为本实用新型实施例中对终端区的边缘和外延层掺杂N型离子示意图，如图所示，本实施例中可以向终端区掺杂磷离子形成截止环81，向硅衬底背面掺杂磷离子形成N+阴极区82。
进一步地，本实施例中步骤S104还包括下述实施步骤，具体为：
本实施例中可以采用下述步骤对硅衬底的正面淀积金属层形成金属电极。
1、在硅衬底的正面淀积BPSG薄膜层，并在900-1100℃温度下对BPSG薄膜层进行回流。
图11为本实用新型实施例中BPSG淀积和回流示意图，对其前烘和固化形成BPSG薄膜层9。
2、对BPSG薄膜层进行光刻和刻蚀形成引线孔。
图12为本实用新型实施例中有源区和截止环处金属引线孔刻蚀示意图，如图所示，本实施例中对BPSG薄膜层8进行光刻和刻蚀形成引线孔。
3、在BPSG薄膜层及其所在平面上淀积金属层，金属层向下填入引线孔且与有源区和截止环接触，对金属层进行光刻和刻蚀形成焊接窗口。
图13为本实用新型实施例中硅片正面金属化示意图，如图所示，金属层分别填入有源区和截止环处的引线孔并与有源区和截止环接触，形成有源区金属电极101和截止环金属电极102，最后对金属层进行光刻和刻蚀形成焊接窗口。其中，焊接窗口包括有源区焊接窗口和截止环焊接窗口。
4、在终端区表面淀积钝化层。
图14为本实用新型实施例中硅片正面钝化示意图，如图所示，本实施例中在终端区的BPSG薄膜层9及其所在平面上淀积钝化层11。
图15为本实用新型实施例中硅片背面金属化示意图，如图所示，本实施例中可以采用常规金属淀积方法在硅衬底背面淀积金属层形成金属电极12。
进一步地，本实施例中步骤S105还包括下述实施步骤，具体为：
本实施例中向硅衬底的背面注入N型离子后在200℃-400℃温度下对其退火，形成N型缓冲层13。其中，
可以采用三种以上能量和剂量的高能氢注入或者采用挡板一次高能氢注入，该挡板分三个以上厚度区域，不同厚度区域对高能氢的阻挡能力不一致，挡板中最薄的区域对高能氢阻挡能力最弱，此处高能氢注入最深，反之，挡板中最厚的区域对高能氢阻挡能力最强，此处高能氢注入最浅。
N型缓冲层13的结深大于P型掺杂区的结深1-20um。
本实施例中在完成步骤S101～S105后，还可以根据快恢复二极管的器件性能需求，采用铂、金等重金属或氢、氦、电子高能离子辐照，对快恢复二极管进行寿命控制。其中，寿命控制采用常规工艺，可以包括全局寿命控制和局域寿命控制。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
Claims (4)
1.一种快恢复二极管，其特征在于，所述快恢复二极管包括有源区、终端区和N型缓冲层；
所述N型缓冲层位于N+阴极区的上方且与所述N+阴极区接触；
所述有源区包括多个P型掺杂区；
所述终端区包括一个P型掺杂区；
所述P型掺杂区均位于所述N型缓冲层的内部，且所述P型掺杂区的上边界与所述N型缓冲层的上边界之间的距离为1-20um。
2.如权利要求1所述的一种快恢复二极管，其特征在于，
所述有源区的P型掺杂区的面积与所述有源区的底部面积之比为0.1～0.5；
所述终端区的P型掺杂区的面积与所述终端区的底部面积相同。
3.如权利要求1所述的一种快恢复二极管，其特征在于，
所述终端区还包括保护环和截止环；
所述保护环为P型保护环，所述截止环为N型截止环。
4.如权利要求1所述的一种快恢复二极管，其特征在于，
所述快恢复二极管还包括金属电极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |