CN205510102U - 一种基于描述符的blvds总线数据传送装置 - Google Patents

Abstract

本实用新型公开了一种基于描述符的BLVDS总线数据传送装置，装置包括多个板卡，每个板卡上设有CPU、通过GPMC接口与CPU进行数据交互的FPGA芯片和通过BLVDS总线与FPGA芯片进行通信的匹配电阻；FPGA芯片包括BLVDS编解码模块、与BLVDS编解码模块进行通信的数据收发模块、分别与数据收发模块进行通信的RAM以及多个接收描述符寄存器/发送描述符寄存器。本实用新型在以BLVDS总线进行数据通信的基础上，通过增加多个描述符寄存器，可以缓存多帧数据，从而避免BLVDS数据总线上数据帧丢失，并解决了CPU与FPGA速率匹配问题。

Description

一种基于描述符的BLVDS总线数据传送装置

技术领域

本实用新型涉及一种基于描述符的BLVDS总线数据传送装置，属于通信技术领域。

背景技术

目前，解决丢失数据帧问题有两种方案，通过FIFO方式缓存数据，以及通过乒乓原理的双RAM缓存数据。FIFO缓存数据只能缓存接收到的数据，而不能实现断帧功能，造成多帧数据存在一起的现象。乒乓原理的双RAM缓存方案，可以在一定程度上解决丢帧问题，但在数据通信速率过快时，也可能丢帧。

BLVDS(总线型低电压差分信号)总线具备250mV的低电压差分信号以及快速的过渡时间，其抗干扰特性与数据高速传输特点，使其在多点电缆以及背板有广泛的应用。在BLVDS总线进行数据通信的过程中，往往由于CPU处理数据速度不够快，从而导致不能及时处理总线上的数据，造成数据帧的丢失。描述符是32位的寄存器，包括数据帧长度，帧状态，帧存储地址等信息。

名词解释如下：

FPGA：现场可编程门阵列

BLVDS(bus low voltage differential signaling)总线型低压差分信号，其专门用于实现多点电缆或背板应用，BLVDS具备大约250mV的低压差分信号以及快速的过渡时间。

RAM：随机存取存储器(random access memory，RAM)又称作“随机存储器”，它可以随时读写，而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储媒介。

GPMC：通用内存管理。TI公司的用于与其他设备进行数据交互的总线。

实用新型内容

针对现有技术存在的不足，本实用新型目的是提供一种基于描述符的BLVDS总线数据传送装置，在以BLVDS总线进行数据通信的基础上，通过增加多个描述符寄存器，可以缓存多帧数据，从而保证设备正常通信，解决丢帧问题。

为了实现上述目的，本实用新型是通过如下的技术方案来实现：

本实用新型的一种基于描述符的BLVDS总线数据传送装置，包括多个板卡，每个所述板卡上设有CPU、通过GPMC接口与CPU进行数据交互的FPGA芯片和通过BLVDS总线与FPGA芯片进行通信的匹配电阻；所述FPGA芯片包括BLVDS编解码模块、与BLVDS编解码模块进行通信的数据收发模块、分别与数据收发模块进行通信的RAM以及多个接收描述符寄存器/发送描述符寄存器。

本实用新型的发明点在于：CPU、FPGA芯片、匹配电阻各部件之间的连接关系；其中，BLVDS编解码模块、数据收发模块、RAM、接收描述符寄存器/发送描述符寄存器均为现有技术。

上述接收描述符寄存器采用的是32位寄存器，其中，1-16位为RAM接收地址位，17-27位为数据帧长度位，28位为接收状态位，29位为CRC校验状态位，30位为清除控制位，31-32位为保留位；发送描述符寄存器采用的也是32位寄存器，其中，1-16位为RAM接收地址位，17-27位为数据帧长度位，28位为发送状态位，29位为清除控制位，30-32位为保留位。

具体采用的是八个接收描述符寄存器和八个发送描述符寄存器。

本实用新型的优点在于：1、灵活性高，接收描述符寄存器与发送描述符寄存器在FPGA中定义方便；利用接收描述符寄存器，缓存多帧数据，避免BLVDS数据总线上数据帧丢失；利用发送描述符寄存器，缓存多帧发送数据，解决了CPU与FPGA速率匹配问题。2、可扩展性强，一片FPGA可以扩展多条BLVDS总线，节省资源。

附图说明

图1为本实用新型的基于描述符的BLVDS总线数据传送装置原理框图；

图2为接收部分原理图；

图3为发送部分原理图。

具体实施方式

为使本实用新型实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本实用新型。

参见图1，本实用新型是在Altera公司生产的EP4CE系列FPGA芯片的基础上，通过增加描述符寄存器的方式，解决在基于BLVDS总线的数据通信过程中，由于CPU处理速度不够造成的丢帧问题。在接收过程中，FPGA通过BLVDS总线，将接收到的数据帧根据描述符寄存器中设定的地址，存储到RAM相应的位置，并设置该描述符寄存器相应的接收状态标志。CPU通过GPMC接口与FPGA进行通信，通过读取该描述符寄存器内状态标志，与帧存储地址，从而取出数据帧进行处理。在发送数据过程中，CPU通过GPMC接口，将要发送的数据存储到描述符寄存器设定地址的RAM中，并设置相应的发送状态标志，达到数据发送的目的。通过上述方式解决在数据通信过程中，丢帧问题。

本实用新型的优点如下：1、利用接收描述符寄存器，在RAM中缓存接收数据帧解决BLVDS总线数据通信过程中丢失帧问题。2、利用发送描述符寄存器，在RAM中缓存发送数据帧，解决发送过程速率匹配问题。

表一 接收描述符寄存器

32-31	30	29	28	27-17	16-1
						保留	清除控制	CRC校验状态	接收状态	数据帧长度	RAM接收地址

本实施例采用Altera公司的EP4CE系列FPGA芯片基于描述符的BLVDS总线数据收发装置。表一是接收描述符各位功能定义。

参见图2，BLVDS编解码模块负责处理BLVDS总线上的数据，将BLVDS总线信号转换为数字信号传递到数据接收模块。数据接收模块处理报文帧，实现报文CRC校验，断帧功能等功能。该模块将接收到的数据帧存入到接收描述符前16位设定的RAM地址中，待该模块实现断帧后，将接收描述符寄存器第28位置1，表示接收到一帧数据。通过校验CRC，如果CRC校验正确，描述符第29位置1，否则置0。数据帧长度存入到描述符27-17位中。如上述步骤完成一帧数据接收工作。等到下一帧数据来到时，将对下一接收描述符寄存器进行设置，如此循环，共8个。通过设置接收描述符寄存器，实现对数据帧的缓存处理，CPU通过GPMC接口与FPGA进行数据交互，依次查询8个接收描述符寄存器，如果接收描述符寄存器第28位是1，则根据描述符中帧长度，CRC状态，以及帧存储地址，取出帧数据，然后通过向该描述符第30位写入1，清除描述符接收状态位为0，以便下次使用。通过上述方案避免数据通信过程中丢帧问题。

表二 发送描述符寄存器

32-30	29	28	27-17	16-1
					保留	清除控制	发送状态	数据帧长度	RAM接收地址

表二是发送描述符各位功能定义。

参见图3，CPU通过GPMC接口与FPGA交互数据。当CPU有数据要发送时，将要发送的报文帧存入到发送描述符所设置的RAM地址中，同时设置描述符第28位发送状态为1，以及设置数据帧长度。FPGA内部的数据发送模块，时刻查询发送描述符发送状态为是否为1，若为1，则根据RAM地址，以及发送数据帧长度，将发送数据发送至BLVDS编解码模块，由BLVDS编解码模块实现将数据帧发送到BLVDS总线上。通过增加发送描述符寄存器，可以缓存8帧发送数据，解决CPU与FPGA速率匹配问题。

以上显示和描述了本实用新型的基本原理和主要特征和本实用新型的优点。本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中描述的只是说明本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内。本实用新型要求保护范围由所附的权利要求书及其等效物界定。

Claims (3)

1.一种基于描述符的BLVDS总线数据传送装置，其特征在于，包括多个板卡，每个所述板卡上设有CPU、通过GPMC接口与CPU进行数据交互的FPGA芯片和通过BLVDS总线与FPGA芯片进行通信的匹配电阻；

所述FPGA芯片包括BLVDS编解码模块、与BLVDS编解码模块进行通信的数据收发模块、分别与数据收发模块进行通信的RAM以及多个接收描述符寄存器/发送描述符寄存器。

2.根据权利要求1所述的基于描述符的BLVDS总线数据传送装置，其特征在于，所述接收描述符寄存器采用的是32位寄存器，其中，1-16位为RAM接收地址位，17-27位为数据帧长度位，28位为接收状态位，29位为CRC校验状态位，30位为清除控制位，31-32位为保留位；

所述发送描述符寄存器采用的也是32位寄存器，其中，1-16位为RAM接收地址位，17-27位为数据帧长度位，28位为发送状态位，29位为清除控制位，30-32位为保留位。

3.根据权利要求1所述的基于描述符的BLVDS总线数据传送装置，其特征在于，具体采用的是八个接收描述符寄存器和八个发送描述符寄存器。