CN203932068U - 一种薄膜晶体管、阵列基板和显示装置 - Google Patents

Abstract

本实用新型公开了一种薄膜晶体管、阵列基板和显示装置，该薄膜晶体管包括栅极、源极、漏极和半导体层，源极和所述漏极不同层设置；半导体层分别与源极和漏极电连接；在半导体层上对应源极和漏极之间的区域为沟道区域。本实用新型还提供了包括上述薄膜晶体管的阵列基板和显示装置，通过改变构图工艺，使得源极和漏极分别在不同的图层形成，减少薄膜晶体管的沟道长度，一般可以将沟道长度从原来的15um缩短到现在的5um以下，使沟道电阻大幅度减小，缩短沟道距离可以大幅提升薄膜晶体管的充电效率，缩短充电时间，从而提高晶体管的工作效率。由于器件沟道尺寸的缩减，还可以缩小晶体管的面积，有利于实现高集成度的产品。

Description

一种薄膜晶体管、阵列基板和显示装置

技术领域

本实用新型涉及液晶显示领域，尤其涉及一种薄膜晶体管、阵列基板和显示装置。

背景技术

目前在液晶显示行业，薄膜晶体管液晶显示器(Thin FilmTransistor Liquid Crystal Display，简称TFT-LCD)的应用越来越受到客户的青睐。

现有技术中液晶显示器中薄膜晶体管的结构示意图如图1所示，包括衬底基板01以及形成在衬底基板01上的栅极02，栅极02的上方覆盖有栅绝缘层03。在栅绝缘层03上方还形成有半导体层04，该层与栅极02相对应，位于栅极02的上方。半导体层04上方形成有刻蚀阻挡层05，刻蚀阻挡层05的上方还形成源漏金属层，经过构图工艺形成漏极06和源极07。漏极06和源极07同层形成，但是两者之间具有一定的间距，受到构图工艺的限制，为了保证源极06和漏极07通过刻蚀阻挡层05上的过孔与半导体层04实现完全接触，漏极对应过孔，源极对应过孔，以及源漏电极的之间的沟道确保长度，漏极06和源极07在半导体层04上方分别至少有5um的长度，因此沟道区域长度L’至少有15um以上。

根据上述，由于受到制作工艺的限制，沟道长度至少为15um，导致薄膜晶体管的沟道长度较长，工作效率较低。

实用新型内容

(一)要解决的技术问题

针对上述缺陷，本实用新型要解决的技术问题是：如何缩短沟道长度，提高晶体管的工作效率。

(二)技术方案

为解决上述技术问题，本实用新型提供了一种薄膜晶体管，包括栅极、源极、漏极和半导体层，所述源极和所述漏极不同层设置；

所述半导体层分别与所述源极和所述漏极电连接；

在所述半导体层上对应所述源极和所述漏极之间的区域为沟道区域。

可选的，所述源极和所述漏极不同层设置具体包括：

所述源极与所述漏极分别设置在所述半导体层的两侧；其中

所述源极设置在所述半导体层上方，所述漏极设置在所述半导体层下方；或者所述漏极设置在所述半导体层上方，所述源极设置在所述半导体层下方。

可选的，在所述半导体层上方对应所述沟道区域的位置设置有刻蚀阻挡层。

可选的，所述刻蚀阻挡层还设置在所述半导体层上方沟道区域以外的区域。

可选的，所述刻蚀阻挡层上对应所述漏极或所述源极的位置上设置有过孔。

可选的，所述半导体层和所述栅极之间还设置有栅绝缘层。

为解决上述技术问题，本实用新型还提供了一种阵列基板，包括衬底基板、薄膜晶体管、像素电极、栅线和数据线，所述薄膜晶体管和所述栅线设置在所述衬底基板上，且所述薄膜晶体管的源极和漏极不同层设置；

所述薄膜晶体管的半导体层分别与所述源极和所述漏极电连接；

所述像素电极与所述薄膜晶体管的漏极电连接；所述薄膜晶体管的源极与所述数据线电连接。

可选的，所述薄膜晶体管的源极和漏极不同层设置具体包括：

所述薄膜晶体管的源极和所述漏极分别设置在所述半导体层的两侧；其中，所述源极设置在所述半导体层上方，所述漏极设置在所述半导体层下方，所述像素电极设置于所述半导体层的下方；或者所述漏极设置在所述半导体层上方，所述源极设置在所述半导体层下方，所述像素电极设置于所述半导体层的上方。

可选的，还包括公共电极，所述像素电极与所述公共电极之间设置有钝化层。

可选的，所述公共电极设置于所述像素电极的上方；或者所述公共电极设置于所述像素电极的下方。

可选的，所述半导体层上设置有刻蚀阻挡层。

可选的，在所述刻蚀阻挡层上方对应所述漏极的区域设置过孔，所述漏极通过所述过孔与所述半导体层电连接；

或在所述刻蚀阻挡层上方对应所述源极的区域设置有过孔，所述源极通过所述过孔与所述半导体层电连接。

可选的，所述漏极上方设置有所述像素电极，且所述像素电极与所述漏极以叠层搭接的方式实现电连接。

可选的，所述像素电极上方设置有钝化层；所述钝化层上方设置有公共电极，且所述公共电极为梳状电极结构。

可选的，所述数据线与所述源极同层设置。

本实用新型还提供了一种显示装置，包括阵列基板和彩膜基板，其中阵列基板为以上所述的阵列基板。

(三)有益效果

本实用新型通过改变构图工艺，使得源极和漏极分别在不同的图层形成，减少薄膜晶体管的沟道长度，一般可以将沟道长度从原来的15um缩短到现在的5um以下，使沟道电阻大幅度减小，缩短沟道距离可以大幅提升薄膜晶体管的充电效率，缩短充电时间，从而提高晶体管的工作效率。由于器件沟道尺寸的缩减，还可以缩小晶体管的面积，有利于实现高集成度的产品。

附图说明

图1为现有技术中的薄膜晶体管的结构示意图；

图2为本实用新型实施例一中提供的一种薄膜晶体管的结构示意图；

图3为本实用新型实施例二中提供的一种阵列基板的结构示意图；

图4为本实用新型实施例三中提供的一种阵列基板的制作方法的步骤流程图；

图5为第一次构图工艺形成栅极图形的示意图；

图6为在栅极上形成栅绝缘层的示意图；

图7为第二次构图工艺形成源极和数据线的示意图；

图8为第三次构图工艺形成半导体层图形的示意图；

图9为第四次构图工艺形成刻蚀阻挡层以及过孔的示意图；

图10为第五次构图工艺形成漏极图形的示意图；

图11为第六次构图工艺形成像素电极图形的示意图；

图12为第七次构图工艺形成钝化层图形的示意图。

具体实施方式

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。

实施例一

本实施例提供了一种薄膜晶体管，其结构示意图如图2所示，包括栅极02、源极07、漏极06和半导体层04，源极07和漏极06不同层设置，半导体层04分别与源极07和漏极06电连接，在半导体层04上对应源极07和漏极06之间的区域为沟道区域。

由于源极和漏极不在同一图层，所以不受源极漏极同层设置时制作工艺精度的局限性，能够将源极和漏极之间的沟道长度(图2中L表示沟道长度)大幅缩短，以目前一般的工艺精度即可以将沟道长度缩短到5um以下，缩短沟道距离可以缩短充电时间，大幅提升薄膜晶体管的充电效率，从而提高晶体管的工作效率。

源极07与漏极06分别设置在半导体层04的两侧，所述“两侧”是指半导体层04的下方和上方，参见图2，源极07位于半导体层04的下方，漏极06位于半导体层04的上方。具体的，本实施例中源极07和漏极06不同层设置具体可包括两种方式，一种方式为：源极07设置在半导体层04上方，漏极06设置在半导体层04下方；另一种方式为漏极06设置在半导体层04上方，源极07设置在半导体层04下方，本实施例采用第二种设计方式。

进一步的，本实施例在半导体层04的材料可以是a-si，也可以是经过处理的多晶硅，还可以使金属氧化物半导体材料，如果采用金属氧化物半导体材料，在半导体层04的上方对应沟道区域的位置设置有刻蚀阻挡层05，所述刻蚀阻挡层05由绝缘材料制成，用以保护半导体材层在后续得工艺中不会被破坏其半导体特性，特别是对于金属氧化物半导体材料对水和氧等因素比较敏感，在后续的曝光、刻蚀等工艺中避免由于半导体特性收到破坏进而影响到薄膜晶体管的特性。

对于刻蚀阻挡层05的设置区域，可以仅设置在沟道区域，所述沟道区域只是指对应源极与漏极之间的区域。当然也可以既设置在沟道区域以及沟道区域之外的区域，例如可以延伸到像素区域，乃至整个基板。

如图2所示漏极06在半导体层04上方时，在形成在漏极06与半导体层04之间的刻蚀阻挡层05上对应漏极06与半导体层04接触的位置上设置有过孔11，通过所述过孔11可以实现漏极06和半导体层04之间的电连接。

可选的，源极07设置在半导体层04上方时，则在源极07与半导体层04之间的刻蚀阻挡层05上对应源极07与半导体层04接触的位置上形成过孔，通过该过孔实现源极07与半导体层04的电连接。

其中图2中所示的薄膜晶体管中半导体层04和栅极02之间还设置有栅绝缘层03，且栅绝缘层03完全覆盖在栅极02的上方。其中栅极02和栅绝缘层03的制作步骤为在衬底基板01上形成一层金属层，经过构图工艺形成栅极02的图形，之后在栅极02上方形成栅绝缘层03，完全覆盖在栅极02的上方，栅绝缘层03还可以覆盖到栅极02之外的整个衬底基板01上。

如上所述，本实施例重点说明了一种底栅型薄膜晶体管，可替代的，本实用新型也可以为顶栅型薄膜晶体管，原理与底栅型薄膜晶体管相似，此处不再赘述。

由于本实施例薄膜晶体管中的源极和漏极不同层设置，不需要受到现有技术源极和漏极同层设置时工艺精度的限制，即便考虑刻蚀阻挡层上漏极与半导体层连接的过孔的冗余等因素都考虑在内，也仅需要保持曝光机现有的精度，如5um的精度，即沟道长度可以缩短到5um，相比现有技术的15um，沟道长度得到大大缩短充电时间，提升薄膜晶体管的充电效率，从而提高晶体管的工作效率。

实施例二

本实用新型实施例提供了一种阵列基板，结构示意图如图3所示，包括衬底基板01、薄膜晶体管、像素电极08、栅线和数据线(其中栅线和数据线在图3中未示出)，薄膜晶体管和栅线设置在衬底基板01上，且薄膜晶体管的源极07和漏极06不同层设置；薄膜晶体管的半导体层04分别与源极07和漏极06电连接；像素电极08与薄膜晶体管的漏极06电连接；薄膜晶体管的源极07与数据线电连接。

优选地，本实施例中薄膜晶体管的源极07和漏极06不同层设置具体包括：

薄膜晶体管的源极07和漏极06分别设置在半导体层04的两侧，此处的“两侧”也是指半导体层04的下方和上方。其中，源极07设置在半导体层04上方，与数据线相连，漏极06设置在半导体层04下方，像素电极08设置于半导体层04的下方；或者漏极06设置在半导体层04上方，源极07设置在半导体层04下方，像素电极08设置于半导体层04的上方。为实现像素电极08与漏极06的电连接，像素电极08和漏极06需要同时设置在半导体层04的上方或下方，即像素电极08和漏极06设置在半导体层04的一侧。

可选的，本实施例中的阵列基板中还包括公共电极10，像素电极08与公共电极10之间设置有钝化层09，如图3所示，钝化层09设置在像素电极08的上方，公共电极10设置在钝化层09上方。

可选的，本实施例中公共电极10设置于像素电极08的上方，即从上到下依次为公共电极10、钝化层09和像素电极08；或者公共电极10设置于像素电极08的下方，即从上到下依次为像素电极08、钝化层09和公共电极10，像素电极08通过在钝化层上形成的过孔与漏极06进行电连接，参见图3。

可选的，本实施例中半导体层04上设置有刻蚀阻挡层05，同实施例一，刻蚀阻挡层05可以仅设置在沟道区域，也可以既设置在沟道区域，又设置在沟道区域之外的区域。

可选的，在刻蚀阻挡层05上方对应漏极06的区域设置过孔11，漏极06通过过孔11与半导体层04电连接，参见图3；

或在刻蚀阻挡层05上方对应源极07的区域设置有过孔11，源极07通过过孔11与半导体层04电连接。

可选的，漏极06上方设置有像素电极08，且像素电极08与漏极06以叠层搭接的方式实现电连接。参见图3，像素电极08覆盖在漏极06上方。

优选地，本实施例中的像素电极08上方设置有钝化层09，对像素电极08、刻蚀阻挡层05等图层进行保护；钝化层09上方设置有公共电极10，且公共电极10为梳状电极结构，参见图3。

还需要说明的是，薄膜晶体管中的数据线与源极07同层设置，虽然图3中未示出数据线，但是数据线与源极07同层制作并电连接。

本实施例中的阵列基板能够实现与上述实施例一中的薄膜晶体管相同的有益效果，即薄膜晶体管的沟道长度从15um缩短到5um以下，使沟道电阻大幅度减小，缩短沟道距离可以大幅提升薄膜晶体管的充电效率，缩短充电时间，从而提高晶体管的工作效率。进一步由于沟道长度缩短，减小薄膜晶体管的尺寸，还能提高阵列基板上薄膜晶体管的加工集成度。

上述阵列基板的制作方法的步骤流程如图4所示，具体包括以下步骤：

步骤S1、在衬底基板01形成一金属层，通过第一次构图工艺形成栅极02的图形，如图5所示。并在栅极02的上方形成栅绝缘层03，如图6所示。

步骤S2、在栅绝缘层03上方再形成一金属层，通过第二次构图工艺在对应区域形成源极07和数据线(图中未标示)，如图7所示。

步骤S3、在形成源极07和数据线的基板上通过第三次构图工艺形成半导体层04的图形，如图8所示。具体地，半导体层04可以为金属氧化物半导体，例如为铟镓锌氧化物。

步骤S4、通过第四次构图工艺，在半导体层04上方对应沟道区域形成刻蚀阻挡层05的图形同时可以在刻蚀阻挡层05上形成对应漏极的接触过孔11的图形，如图9所示。

步骤S5、在形成有刻蚀阻挡层05的基板上，通过第五次构图工艺形成漏极06的图形，如图10所示。

步骤S6、通过第六次构图工艺，在形成有漏极06的基板上形成像素电极08的图形，如图11所示。可选的，像素电极08在像素区域的图形可以是梳状电极图形，也可以是板状电极的图形。

可选的，步骤S5和步骤S6也可以通过一次构图工艺形成。具体的，在形成有刻蚀阻挡层05以及过孔11的图形的基板上，形成一像素电极层，连续形成一金属层，通过灰阶曝光工艺，在基板上形成像素电极和漏极的图形，此时，像素电极与漏极叠层搭接的方式连接。

步骤S7、通过第七次构图工艺，在形成有像素电极08的基板上形成钝化层09的图形，如图12所示。

步骤S8、通过第八次构图工艺，在钝化层09上方形成公共电极10的图形，公共电极10在像素区域为梳状电极结构。

本实施例改变现有技术中源极和漏极同层形成的制作方法和工艺，在基板上形成栅极和栅绝缘层之后，先在栅绝缘层上制作形成源极，制作形成半导体层和刻蚀阻挡层之后，再形成漏极，使得得到的晶体管沟道长度缩短到5um以下，沟道电阻大幅度减小，提高晶体管的工作效率。

进一步地，由于薄膜晶体管的沟道长度被缩短，可以减小薄膜晶体管的尺寸，还能提高阵列基板上薄膜晶体管的集成度。

实施例三

本实用新型实施例三中还提供了一种显示装置，包括彩膜基板和阵列基板，其中阵列基板为实施例二中所述的阵列基板。

上述显示装置可以为：OLED面板、电视、数码相框、手机、平板电脑等具有任何显示功能的产品或部件。

以上实施方式仅用于说明本实用新型，而并非对本实用新型的限制，有关技术领域的普通技术人员，在不脱离本实用新型的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本实用新型的范畴，本实用新型的专利保护范围应由权利要求限定。

Claims (16)

1.一种薄膜晶体管，其特征在于，包括栅极、源极、漏极和半导体层，所述源极和所述漏极不同层设置；

所述半导体层分别与所述源极和所述漏极电连接；

在所述半导体层上对应所述源极和所述漏极之间的区域为沟道区域。

2.如权利要求1所述的薄膜晶体管，其特征在于，所述源极和所述漏极不同层设置具体包括：

所述源极与所述漏极分别设置在所述半导体层的两侧；其中

所述源极设置在所述半导体层上方，所述漏极设置在所述半导体层下方；或者所述漏极设置在所述半导体层上方，所述源极设置在所述半导体层下方。

3.如权利要求1或2所述的薄膜晶体管，其特征在于，在所述半导体层上方对应所述沟道区域的位置上设置有刻蚀阻挡层。

4.如权利要求3所述的薄膜晶体管，其特征在于，所述刻蚀阻挡层还设置在所述半导体层上方沟道区域以外的区域。

5.如权利要求4所述的薄膜晶体管，其特征在于，所述刻蚀阻挡层上对应所述漏极或所述源极的位置上设置有过孔。

6.如权利要求1、2、4、5中任一项所述的薄膜晶体管，其特征在于，所述半导体层和所述栅极之间还设置有栅绝缘层。

7.一种阵列基板，其特征在于，包括衬底基板、薄膜晶体管、像素电极、栅线和数据线，所述薄膜晶体管和所述栅线设置在所述衬底基板上，且所述薄膜晶体管的源极和漏极不同层设置；

所述薄膜晶体管的半导体层分别与所述源极和所述漏极电连接；

所述像素电极与所述薄膜晶体管的漏极电连接；所述薄膜晶体管的源极与所述数据线电连接。

8.如权利要求7所述的阵列基板，其特征在于，所述薄膜晶体管的源极和漏极不同层设置具体包括：

所述薄膜晶体管的源极和所述漏极分别设置在所述半导体层的两侧；其中，所述源极设置在所述半导体层上方，所述漏极设置在所述半导体层下方，所述像素电极设置于所述半导体层的下方；或者所述漏极设置在所述半导体层上方，所述源极设置在所述半导体层下方，所述像素电极设置于所述半导体层的上方。

9.如权利要求7所述的阵列基板，其特征在于，还包括公共电极，所述像素电极与所述公共电极之间设置有钝化层。

10.如权利要求9所述的阵列基板，其特征在于，所述公共电极设置于所述像素电极的上方；或者所述公共电极设置于所述像素电极的下方。

11.如权利要求7-10中任意一项所述的阵列基板，其特征在于，所述半导体层上设置有刻蚀阻挡层。

12.如权利要求11所述的阵列基板，其特征在于，在所述刻蚀阻挡层上方对应所述漏极的区域设置有过孔，所述漏极通过所述过孔与所述半导体层电连接；

或在所述刻蚀阻挡层上方对应所述源极的区域设置有过孔，所述源极通过所述过孔与所述半导体层电连接。

13.如权利要求12所述的阵列基板，其特征在于，所述漏极上方设置有所述像素电极，且所述像素电极与所述漏极以叠层搭接的方式实现电连接。

14.如权利要求10、12或13中任一项所述的阵列基板，其特征在于，所述像素电极上方设置有钝化层；所述钝化层上方设置有公共电极，且所述公共电极为梳状电极结构。

15.如权利要求14所述的阵列基板，其特征在于，所述数据线与所述源极同层设置。

16.一种显示装置，其特征在于，所述显示装置包括阵列基板和彩膜基板，其中所述阵列基板为权利要求7-15中任一项所述的阵列基板。