CN203150139U

CN203150139U - 存储器阵列结构

Info

Publication number: CN203150139U
Application number: CN 201320138489
Authority: CN
Inventors: 俞冰; 亚历山大; 郝福亨
Original assignee: Xian Sinochip Semiconductors Co Ltd
Current assignee: Xian Sinochip Semiconductors Co Ltd
Priority date: 2013-03-25
Filing date: 2013-03-25
Publication date: 2013-08-21
Anticipated expiration: 2023-03-25

Abstract

本实用新型提供一种存储器阵列结构，将存储器阵列的两个边界模块平均拆分，再在平均拆分后的两个小模块之间加入灵敏放大器；小模块与相邻中间正常存储阵列模块之间的灵敏放大器工作时，将边界处拆分的两个小模块的位线通过MOS管连接，使得小模块与相邻中间正常存储阵列模块之间的灵敏放大器工作时，基准位线和读出位线相同，以提高稳定性。本实用新型结构相较于现有结构的高度减少了一个正常存储阵列模块的高度减去一个灵敏放大器的高度。

Description

存储器阵列结构

【技术领域】

本实用新型涉及计算机技术领域，特别涉及一种储存器阵列结构

【背景技术】

请参阅图1所示，随着工艺尺寸的缩小，为减小单元尺寸的面积，采用开路位线结构。1，3，5，7，9是存储阵列，由一根或多根字线wl和位线(BL_0、BL_e)组成，2，4，6，8是灵敏放大器阵列，由一个或多个灵敏放大器组成。当对存储阵列3进行操作时，3中的字线WL被激活，其它的字线处于未激活状态，与该字线相连的存储单元的信息通过与存储单元相连的位线，如图1中偶数位线BL_e和奇数位线BL_o，传递到2，4中的灵敏放大器，通过该灵敏放大器可以对存储单元进行读写操作。输入到2，4的位线有两种，一种来自于要进行操作的存储阵列，用于传递存储单元中的信息，即读出位线，另一种来自于未被激活的存储阵列，作为灵敏放大器的比较基准，即基准位线，因此需要2和4两个灵敏放大器阵列来处理一根字线上的存储单元的数据。而且对于任何一个存储阵列的读写操作都需要另两块相邻的存储阵列提供基准位线。

由于采用开路位线结构，需要在存储阵列中加入多余的存储模块以提供基准位线，该多余的存储模块被称为边界模块100，为了减少多余存储模块的面积，如图2所示，将图1中的一个存储阵列（边界模块）去掉，然后将灵敏放大器阵列8的奇数位线连接存储阵列1的奇数位线，充分利用存储阵列1；两个边界模块具有相同的行地址，每一个边界模块中只有一半的位线被使用，因此两个边界模块和在一起所含有的物理存储单元是正常模块的两倍，但可以存取的单元个数和正常模块相同，该方法可以减少一半被浪费的芯片面积。

【实用新型内容】

本实用新型提供一种储存器阵列结构，在储存器宽度不变的情况下有效减少存储器的边界模块的高度，以降低储存器的高度。

为了实现上述目的，本实用新型一种储存器阵列结构采用如下技术方案：

一种存储器阵列结构，包括依次排列的第一边界存储阵列模块、第二边界存储阵列模块、若干中间存储阵列模块、第三边界存储阵列模块和第四边界存储阵列模块；第一边界存储阵列模块和第二边界存储阵列模块之间设置第一边界灵敏放大器阵列，第三边界存储阵列模块和第四边界存储阵列模块之间设置第二边界灵敏放大器阵列；第一边界存储阵列模块、第二边界存储阵列模块、第三边界存储阵列模块和第四边界存储阵列模块的宽度和存储单元个数相同，均为所述中间存储阵列模块一半；第二边界存储阵列模块与相邻的中间存储阵列模块之间设有第一中间灵敏放大器阵列；第三边界存储阵列模块与相邻的中间存储阵列模块之间设有第二中间灵敏放大器阵列；第一边界灵敏放大器阵列中的每一个灵敏放大器，一端连接第一边界存储阵列模块中对应的一个偶数位线，另一端连接第二边界存储阵列模块中对应的一个奇数位线；第一边界存储阵列模块的若干奇数位线通过若干第一MOS管错位连接第二边界存储阵列模块中对应的偶数位线；第二边界灵敏放大器阵列中的每一个灵敏放大器，一端连接第三边界存储阵列模块中对应的一个偶数位线，另一端连接第四边界存储阵列模块中对应的一个奇数位线；第三边界存储阵列模块的若干奇数位线通过第二MOS管错位连接第四边界存储阵列模块中对应的偶数位线。

本实用新型进一步的改进在于：第一边界存储阵列模块的奇数位线和错位的第二边界存储阵列模块的偶数位线连接第一MOS管的源极和漏极，第一MOS管的栅极连接控制线；第一MOS管为NMOS管或PMOS管。

本实用新型进一步的改进在于：第一中间灵敏放大器阵列工作时，第一MOS管导通。

本实用新型进一步的改进在于：第三边界存储阵列模块的奇数位线和错位的第四边界存储阵列模块的偶数位线连接第二MOS管的源极和漏极，第二MOS管的栅极连接控制线；第二MOS管为NMOS管或PMOS管。

本实用新型进一步的改进在于：第二中间灵敏放大器阵列工作时，第二MOS管导通。

使用时，第一边界存储阵列模块的奇数位线和错位的第二边界存储阵列模块的偶数位线连接第一MOS管的源极和漏极；第一中间灵敏放大器阵列工作时，控制第一MOS管的栅极为高电位，使得第一MOS管导通，将第一边界存储阵列模块的奇数位线与第二边界存储阵列模块错位对应的偶数位线连接；第三边界存储阵列模块的奇数位线和错位的第四边界存储阵列模块的偶数位线连接第二MOS管的源极和漏极；第二中间灵敏放大器阵列工作时，控制第二MOS管的栅极为高电位，使得第二MOS管导通，将第三边界存储阵列模块的奇数位线与第四边界存储阵列模块错位对应的偶数位线连接。

相对于现有技术，本实用新型具有以下有益效果：本实用新型通过将存储器阵列的两个边界模块平均拆分，再在平均拆分后的两个小模块之间加入灵敏放大器；小模块与相邻中间正常存储阵列模块之间的灵敏放大器工作时，将边界处拆分的两个小模块的位线通过MOS管连接，使得小模块与相邻中间正常存储阵列模块之间的灵敏放大器工作时，基准位线和读出位线相同，以提高稳定性。本实用新型结构相较于现有结构的高度减少了一个正常存储阵列模块的高度减去一个灵敏放大器的高度。

【附图说明】

图1为现有存储器阵列的结构示意图；

图2为另一种现有存储器阵列的结构示意图；

图3为本实用新型存储器阵列结构示意图；

图4为MOS管的连接示意图。

【具体实施方式】

下面结合附图对本实用新型的实施方式做进一步描述。

如图3所示，本实用新型一种储存器阵列结构，包括第一存储阵列模块1012、第二存储阵列模块14、第三存储阵列模块16和第四存储阵列模块1820；第一存储阵列模块1012、第二存储阵列模块14、第三存储阵列模块16和第四存储阵列模块1820的宽度和存储单元个数相同；第一存储阵列模块1012和第二存储阵列模块14之间设有第一中间灵敏放大器阵列13，第二存储阵列模块14和第三存储阵列模块16之间设有第三中间灵敏放大器阵列15，第三存储阵列模块16和第四存储阵列模块1820之间设有第二中间灵敏放大器阵列17。本实用新型将位于边界的第一存储阵列模块1012和第四存储阵列模块1820分别分成两个相同的边界存储阵列模块，即将第一存储阵列模块1012分成第一边界存储阵列模块10和第二边界存储阵列模块12，将第四存储阵列模块1820分成第三边界存储阵列模块18和第四边界存储阵列模块20；第一边界存储阵列模块10、第二边界存储阵列模块12、第三边界存储阵列模块18和第四边界存储阵列模块20的宽度和存储单元个数相同，均为正常存储阵列模块（第一存储阵列模块1012、第二存储阵列模块14、第三存储阵列模块16和第四存储阵列模块1820）的一半；再在第一边界存储阵列模块10和第二边界存储阵列模块12之间设置第一边界灵敏放大器阵列11，在第三边界存储阵列模块18和第四边界存储阵列模块20之间设置第二边界灵敏放大器阵列19。

第一边界灵敏放大器阵列11中的每一个灵敏放大器，一端连接第一边界存储阵列模块10的偶数位线，另一端连接第二边界存储阵列模块12的奇数位线；第一边界存储阵列模块10的奇数位线通过一个第一MOS管错位连接第二边界存储阵列模块12的偶数位线。第二边界灵敏放大器阵列19中的每一个灵敏放大器，一端连接第三边界存储阵列模块18的偶数位线，另一端连接第四边界存储阵列模块20的奇数位线；第三边界存储阵列模块18的奇数位线通过一个第二MOS管错位连接第四边界存储阵列模块20的偶数位线。

图3中，10和20为新的边界模块100，12,14,16,18为正常模块，但12和18中存储单元的个数是14和16中的一半。第一中间灵敏放大器阵列13或第二中间灵敏放大器阵列17工作读取存储单元时，对应将第一边界存储阵列模块10的奇数位线通过第一MOS管错位连接第二边界存储阵列模块12的偶数位线或第三边界存储阵列模块18的奇数位线通过第二MOS管错位连接第四边界存储阵列模块20的偶数位线，连接方式如虚线所示。该该控制方式是为了确保，当使用第一中间灵敏放大器阵列13或第二中间灵敏放大器阵列17读取存储单元时，基准位线和读出位线相同，以提高稳定性。

请参阅图4所示，边界存储阵列模块的奇数位线BL_u通过MOS管（NMOS或PMOS）错位连接另一边界存储阵列模块的偶数位线BL_d；奇数位线BL_u连接MOS管中的源极或漏极中一个，偶数位线BL_d连接另一个，MOS管的栅极连接控制线BL_sw；当第一中间灵敏放大器阵列13或第二中间灵敏放大器阵列17读取存储单元时，BL_sw为高电平，将BL_u和BL_d连接到一起。

通过本实用新型结构的改进，无法使用的存储单元的个数变为以前的一半，整个存储阵列的高度减少了一个正常模块的高度减去一个灵敏放大器的高度。

Claims

1.一种存储器阵列结构，其特征在于，包括依次排列的第一边界存储阵列模块（10）、第二边界存储阵列模块（12）、若干中间存储阵列模块、第三边界存储阵列模块（18）和第四边界存储阵列模块（20）；第一边界存储阵列模块（10）和第二边界存储阵列模块（12）之间设置第一边界灵敏放大器阵列（11），第三边界存储阵列模块（18）和第四边界存储阵列模块（20）之间设置第二边界灵敏放大器阵列（19）；第一边界存储阵列模块（10）、第二边界存储阵列模块（12）、第三边界存储阵列模块（18）和第四边界存储阵列模块（20）的宽度和存储单元个数相同，均为所述中间存储阵列模块一半；第二边界存储阵列模块（12）与相邻的中间存储阵列模块之间设有第一中间灵敏放大器阵列（13）；第三边界存储阵列模块（18）与相邻的中间存储阵列模块之间设有第二中间灵敏放大器阵列（17）；第一边界灵敏放大器阵列（11）中的每一个灵敏放大器，一端连接第一边界存储阵列模块（10）中对应的一个偶数位线，另一端连接第二边界存储阵列模块（12）中对应的一个奇数位线；第一边界存储阵列模块（10）的若干奇数位线通过若干第一MOS管错位连接第二边界存储阵列模块（12）中对应的偶数位线；第二边界灵敏放大器阵列（19）中的每一个灵敏放大器，一端连接第三边界存储阵列模块（18）中对应的一个偶数位线，另一端连接第四边界存储阵列模块（20）中对应的一个奇数位线；第三边界存储阵列模块（18）的若干奇数位线通过第二MOS管错位连接第四边界存储阵列模块（20）中对应的偶数位线。

2.根据权利要求1所述的一种存储器阵列结构，其特征在于，第一边界存储阵列模块（10）的奇数位线和错位的第二边界存储阵列模块（12）的偶数位线连接第一MOS管的源极和漏极，第一MOS管的栅极连接控制线（BL_sw）；第一MOS管为NMOS管或PMOS管。

3.根据权利要求2所述的一种存储器阵列结构，其特征在于，第一中间灵敏放大器阵列（13）工作时，第一MOS管导通。

4.根据权利要求1所述的一种存储器阵列结构，其特征在于，第三边界存储阵列模块（18）的奇数位线和错位的第四边界存储阵列模块（20）的偶数位线连接第二MOS管的源极和漏极，第二MOS管的栅极连接控制线（BL_sw）；第二MOS管为NMOS管或PMOS管。

5.根据权利要求4所述的一种存储器阵列结构，其特征在于，第二中间灵敏放大器阵列（18）工作时，第二MOS管导通。