CN203117883U - 一种多模块时序控制的嵌入式系统 - Google Patents
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Abstract
本实用新型提供了一种多模块时序控制的嵌入式系统，包括主控芯片及分别与所述主控芯片耦接的前级功能模块、后级功能模块；主控芯片通过对应于各功能模块的通用可编程输入输出接口耦接所述功能模块，输出信号至各功能模块；后级功能模块耦接所述前级功能模块，可接收前级功能模块的输出信号；主控芯片还用于设置对应于每个功能模块的通用可编程输入输出接口的输出状态及状态保持时间。由于该嵌入式系统所包括的主控芯片通过对应于各功能模块的GPIO耦接所述功能模块，从而使本实用新型的嵌入式系统可以通过GPIO控制相关联功能模块的输出状态及状态保持时间，进而可以对相关联功能模块的时序进行精准控制，确保系统稳定可靠。
Description
技术领域
本实用新型属于嵌入式系统领域，尤其涉及一种多模块时序控制的嵌入式系统。
背景技术
随着嵌入式系统设备功能越来越复杂，各功能模块之间耦合及关联度也随之提高，因此，相关联模块之间会存在信号冲突的问题，假设A和B分别是某嵌入式系统中的两个功能模块，用以实现不同的功能应用，其中：
1)B模块接收A模块的输出信号；
2)B模块在上电时需要对B模块的处理器单元进行硬件配置，如设置某些寄存器上电初始状态为高或低，配置其启动时系统状态等；
3)很多情况下，上电配置管脚和正常工作时的信号I/O管脚是复用的；
在上述三点的约束条件下，则会导致一种情况，即上电时A正常工作输出给B模块的信号，与B模块上电配置脚产生冲突。
实用新型内容
有鉴于此，需要提供一种多模块时序控制的嵌入式系统，可以对相关联功能模块的时序要求进行精准控制，确保系统稳定可靠。
本实用新型提供一种多模块时序控制的嵌入式系统，包括主控芯片及分别与所述主控芯片耦接的前级功能模块、后级功能模块；
所述主控芯片通过对应于各功能模块的通用可编程输入输出接口耦接所述功能模块，输出信号至各功能模块；
所述后级功能模块耦接所述前级功能模块，可接收所述前级功能模块的输 出信号；
所述主控芯片还用于设置对应于每个功能模块的通用可编程输入输出接口的输出状态及状态保持时间。
较优地，所述主控芯片还用于检测对应于后级功能模块的通用可编程输入输出接口为复位状态时，设置对应于前级功能模块的通用可编程输入输出接口为高阻状态。
较优地，所述前级功能模块的高阻状态保持时间大于所述后级功能模块的复位状态保持时间。
较优地，所述前级功能模块包括通用可编程输入输出接口，通过其通用可编程输入输出接口接收所述主控芯片的输出信号。
较优地，所述后级功能模块包括复位接口，通过所述复位接口接收所述主控芯片的复位信号。
由于该嵌入式系统所包括的主控芯片通过对应于各功能模块的通用可编程输入输出接口耦接所述功能模块，从而使本实用新型的嵌入式系统可以通过通用可编程输入输出接口控制相关联功能模块的输出状态及状态保持时间，进而可以对相关联功能模块的时序要求进行精准控制，确保系统稳定可靠。
附图说明
图1为本实用新型实施例提供的一种多模块时序控制的嵌入式系统框图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
图1为本实用新型实施例提供的一种多模块时序控制的嵌入式系统框图。该实施例中以模块A用以说明前级功能模块，模块B用以说明后级功能模块， 其中，通用可编程输入输出接口将以GPIO(General Purpose Input Output)进行说明。
如图1所示，多模块时序控制的嵌入式系统100，包括主控芯片110及分别与主控芯片110耦接的模块A120、模块B130，主控芯片110通过对应于模块A120的通用可编程输入输出接口GPIO1耦接模块A120，主控芯片110通过对应于模块B130的通用可编程输入输出接口GPIO2耦接模块B130，通过GPIO1、GPIO2输出信号至模块A120、模块B130；模块B130耦接模块A120，可接收模块A120的输出信号，即模块A120与模块B130为关联模块；主控芯片110还用于设置对应于模块A120的GPIO1、对应于模块B130的GPIO2的输出状态及状态保持时间。
主控芯片110为该嵌入式系统100的中央处理单元，GPIO1、GPIO2是主控芯片110的通用可编程输入输出接口，通过软件配置可以将其设置输出状态为高电平或低电平，以及高、低电平状态的保持时间。
该实施例中，模块A120包括通用可编程输入输出接口GPIO3，通过GPIO3接收主控芯片110对应模块A120的GPIO1的输出信号。模块B130包括复位接口RESET，通过RESET接收主控芯片110对应模块B130的GPIO2的复位信号。
主控芯片110还用于检测对应于模块B130的GPIO2为复位状态时，设置对应于模块A120的GPIO1为高阻状态。模块A120的高阻状态保持时间大于模块B130的复位状态保持时间。
以下结合上述系统结构，对其工作原理加以说明。
该例中以低电平复位、复位时间10ms加以说明，由主控芯片110设置GPIO1、GPIO2的输出状态及状态保持时间，例如：GPIO1的高阻状态设置为低电平，高阻状态保持时间11ms，GPIO2的复位状态设置为低电平，复位状态保持时间10ms。系统100上电后，由主控芯片110通过GPIO2发送复位信号至模块B130，即将GPIO2置为复位状态，GPIO1置为高阻状态，即相当于模 块A120通过GPIO1的高阻状态与模块B130断路。模块B130在复位状态保持时间内正常启动后，复位状态保持时间10ms到达时，GPIO2的输出状态由复位状态的低电平转为高电平，模块A120在高阻状态保持时间11ms到达时，模块A120检测到这种电平转换即进入正常工作状态，即模块A120与模块B130之间保持通路，模块A120可正常输出信号至模块B130。
为保证系统可靠，可以根据实际情况控制GPIO1的电平保持时间，确保模块B正常启动。前级功能模块的高阻状态保持时间大于后级功能模块的复位状态保持时间，确保模块A120正常工作输出给模块B130的信号，与模块B130的配置脚信号有序接收，避免冲突的可能。
在本实用新型另一实施例中，如遇到更多的模块在上电给需要有时序控制要求时，也可参考此方法依此类推实现精准控制。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (5)
1.一种多模块时序控制的嵌入式系统，其特征在于，包括主控芯片及分别与所述主控芯片耦接的前级功能模块、后级功能模块；
所述主控芯片通过对应于各功能模块的通用可编程输入输出接口耦接所述功能模块，输出信号至各功能模块；
所述后级功能模块耦接所述前级功能模块，可接收所述前级功能模块的输出信号；
所述主控芯片还用于设置对应于每个功能模块的通用可编程输入输出接口的输出状态及状态保持时间。
2.如权利要求1所述的系统，其特征在于，所述主控芯片还用于检测对应于后级功能模块的通用可编程输入输出接口为复位状态时，设置对应于前级功能模块的通用可编程输入输出接口为高阻状态。
3.如权利要求2所述的系统，其特征在于，所述前级功能模块的高阻状态保持时间大于所述后级功能模块的复位状态保持时间。
4.如权利要求1所述的系统，其特征在于，所述前级功能模块包括通用可编程输入输出接口，通过其通用可编程输入输出接口接收所述主控芯片的输出信号。
5.如权利要求1所述的系统，其特征在于，所述后级功能模块包括复位接口，通过所述复位接口接收所述主控芯片的复位信号。
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| CN 201220643373 CN203117883U (zh) | 2012-11-29 | 2012-11-29 | 一种多模块时序控制的嵌入式系统 |
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| CN (1) | CN203117883U (zh) |
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2012
- 2012-11-29 CN CN 201220643373 patent/CN203117883U/zh not_active Expired - Fee Related
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