CN202977418U - 电压保护集成电路和电压保护系统 - Google Patents
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Abstract
本实用新型涉及一种电压保护集成电路和电压保护系统。一种器件包括集成电路(IC)，该IC包括外部IC连接点、IC衬底连接点、电压箝位电路、以及欠电压电路。当IC外部连接点的电压处于正常工作电压范围内时，IC衬底连接点的电压被设置成第一电压。电压箝位电路被配置成当外部IC连接点的电压超出正常工作电压范围时，将IC内部的一个或多个电路的电压源箝位在正常工作电压范围内。欠电压电路通信地连接到箝位电路并且被配置成当IC的外部IC连接点电压小于0伏时将衬底的电压设置成第二电压。
Description
技术领域
本实用新型通常涉及电子系统和器件，更具体地，涉及提高具有集成电路的电子器件在反向偏置条件下的鲁棒性。
背景技术
集成电路(IC)能接收来自芯片外电子设备发出的电信号。防止过电压是IC的一个关注点。典型地，由于静电放电(ESD)可能发生过电压，但是也可能因为IC无意地受到过大的供应电压而发生过电压。这能导致IC中结构的性能降级。
实用新型内容
集成电路无意地受到过大的供应电压而发生过电压。这能导致IC中结构的性能降级。
一种装置实例包括IC，该IC具有外部IC连接点、IC衬底连接点、电压箝位电路、以及欠电压电路。当外部IC连接点的电压在正常工作电压范围内时，IC衬底连接点的电压被设置为第一电压。当外部IC连接点的电压超过正常工作电压范围时，电压箝位电路被配置成将IC内部的一个或多个电路的电压源箝位在正常工作电压范围内。欠电压电路通信地连接到箝位电路并且被配置成当IC的外部IC连接点的电压小于0伏时将IC衬底的电压设置为第二电压。在某些实施例中，当所述外部IC连接点处的电压小于0伏时，可将所述衬底的电压设置成等于所述外部IC连接点处的电压。
一种电压保护系统，包括集成电路和电池充电电路。集成电路包括：外部IC连接点；IC衬底连接点，其中，当所述外部IC连接点的电压处于正常工作电压范围内时，所述IC衬底连接点的电压被设置成第一电压；电压箝位电路， 其配置成当所述外部IC连接点的电压超出正常工作电压范围时，将IC的内部电路的电压源箝夹在正常工作电压范围内；以及，欠电压电路，其通信地连接到所述箝位电路并且被配置成当IC的所述外部IC连接点的电压小于0伏时，将所述衬底的电压设置成第二电压。电池充电电路通信地连接到所述电压箝位电路。在某些实施例中，当所述外部IC连接点的电压处于小于0V到-6V的电压范围内时，可将所述衬底连接点的电压设置成等于所述外部IC连接点的电压本实用新型防止集成电路无意地受到过大的供应电压而发生过电压，提高了具有集成电路的电子器件在反向偏置条件下的鲁棒性。
本部分目的是提供对本专利申请主题的概括。但是其目的不是为了提供本实用新型的排他的或者穷尽的解释。所包括的具体实施方式是用于进一步提供关于本专利申请的信息。
附图说明
在不必按比例绘制的附图中，类似的数字可以在不同的视图中表示类似的元件。具有不同字母后缀的类似数字可以代表类似元件的不同实例。附图通常以示例的方式而不是以限制的方式，阐述本实用新型中所讨论的各种示例。
图1是表示了高压NMOS晶体管的横截面的示意图；
图2示出了保护IC免受过电压事件和欠电压事件的方法示例的流程图；
图3示出了欠电压容限箝位电路(under voltage tolerant clamp circuit)的示例的概略图；
图4A和图4B示出了电压箝位电路的仿真的视图；
图5示出了包括IC和电池充电电路的电子系统的示例。
具体实施方式
集成电路可能会在无意中经受过电压。例如，汽车可以包括用于电子器件(如移动电话)的充电器。例如，充电系统的电子电路中的故障可能导致电子器件经受高达28伏(28V)的电压。在另一示例中，如果来自壁装电源插座墙 面输出充电系统的插头被无意地反向连接，则该电子器件可能会经受2到4伏的负电压(-2V到-4V)。为了保护IC，可以包括使得低压电路免受过电压的电路。
一般情况下，电子电路在0V到2V或0V到4V的电压范围内工作。在过电压情况下，箝位电路可以用于将IC的电压源维持在比如4V或6V的最大电压。在欠电压情况下，电源低于接地电压(0V)或者低至负电压。当这种情况发生时，IC中的寄生二极管变为正向偏置的并且产生大量电流。该电流可能会减少IC中的结的寿命。为了在欠电压事件期间保护IC，可以产生负内部电源轨(negative internal power rail)。负内部电源轨被应用于IC器件的器件隔离抽头(tap)和/或衬底抽头，以限制流过正向偏置二极管的电流。
图1是高压NMOS晶体管的横截面的示意图。高压器件可以被用于高压箝位电路。VBUS连接点代表电源连接点，CLAMP(箝位)代表将箝位电压提供到电路或IC的其余部分的连接点。当VBUS低于接地电压时，晶体管的漏极和高压N阱(HVNWell，High Voltage N-Well)低于接地电压。衬底(Sub)通常被连接至接地电压，因此衬底和n阱之间的寄生二极管105变为正向偏置。HVNWell与晶体管的基底/源结(Bulk/Source junction)之间的寄生二极管将CLAMP驱动到电压-VBUS+VT，其中VT是寄生二极管的阈值电压。
限制流过正向偏置二极管的电流来在欠电压事件期间保护内部IC器件，并产生能够耐受电源的负电压的电路。为了限制该电流，衬底被驱动为低于接地电压以保持寄生二极管105反向偏置。这限制了由寄生二极管105消耗的电流。
图2示出了保护IC免受过电压和欠电压的示例性方法的流程图。在方框205，当外部IC连接点的电压处于正常工作电压范围时，IC衬底的电压被设置成第一电压。在一些示例中，第一电压是0伏或接地电压。正常工作电压范围的示例包括0V到2V或者0V到4V。
在方框210，当外部IC连接点的电压超过正常工作电压范围时，IC内部电路的电压源被箝位在正常工作电压范围内。例如，6V的外部IC连接点的电压能被箝位到大约4V，28V的外部IC连接点的电压能被箝位到大约6V。
在方框215，当外部IC连接点的电压小于0伏(例如，从-2.0V到-4.0V)时，衬底的电压被设置成第二电压。在一些示例中，第二电压基本上是低于接地电压的外部IC连接点电压。在一些示例中，第二电压与外部IC连接点的电压相差IC中一个或多个器件上的电压降。
方法200也能够被用来限制与隔离器件相关联的寄生器件中的电流。在欠电压事件期间，不对衬底连接点进行偏置，而是将隔离层设置为第二电压以减少电流。
图3示出了欠电压容限箝位电路300的示例的概略图。电路300包括外部IC连接点(VBUS)和IC衬底连接点305。当IC外部连接点的电压处于正常工作电压范围时，IC衬底连接点305的电压被设置成第一电压。在一些示例中，当VBUS处于正常工作状态时，IC衬底连接点305通过晶体管M6被设置成接地电压。
欠电压容限箝位电路300包括电压箝位电路310，当外部IC连接点的电压超过正常工作电压范围时，电压箝位电路310将IC内部的一个或多个电路的电压源箝位在正常工作电压范围内。这样做是为了保护IC中的低压器件。
晶体管M1和M2是高压P型金属氧化物半导体(PMOS)器件，M5和M3是高压N型金属氧化物半导体(NMOS)器件。晶体管M3对应于图1中的晶体管。晶体管M1和M2形成电流镜。二极管堆包括M5和其后的四个二极管接法晶体管(diode-connected transistor)，该二极管堆将M3的栅极电压维持为大约5个二极管电压降(例如大约是5*0.7V，取决于堆中的电流)。晶体管M3作为源极跟随器(source follower)而连接，并且将VCLAMP限制到基本上等于二极管堆的电压减去晶体管M3的阈值电压(VT)。
欠电压容限箝位电路300还包括欠电压电路315，欠电压电路315通信地连接到电压箝位电路310，并且被配置成当IC的外部IC连接点处的电压小于0V时将衬底的电压设置为第二电压。在一些示例中，当外部IC连接点(VBUS)处的电压小于0V时，欠电压电路将衬底的电压设置成基本上等于外部IC连接点的电压。在一些示例中，当外部IC连接点的电压小于0V时，欠电压电路315 将IC衬底连接点的电压设置为在外部IC连接点的电压的晶体管阈值电压内。
当VBUS处的电压小于0伏时，在高压容限N阱(HVNWell)和晶体管M3中体/源结之间的寄生二极管(图1中的105)将输出(VCLAMP)驱动至低于接地电压。VCLAMP处的电压跟随(track)VBUS的负电压，并且流过正向偏置的寄生二极管105的电流被电阻R2所限制。当VBUS小于0伏时，VCLAMP上的负电压允许欠电压电路315建立负电压供电轨。
欠电压电路315包括NMOS晶体管M7，M7的栅极区域通信地连接到地电势，M7的源极区域通过内部负电压供电轨(n轨)通信地连接到衬底。随着VCLAMP减小，晶体管M7导通以将n轨(nrail)连接至VCLAMP电压，该VCLAMP电压基本上等于VBUS处的负电压。
负电压供电轨电连接到高压器件的衬底和PMOS晶体管M4的栅极。从而，高压器件的衬底被设置成大约等于VBUS处的电压。因为器件的衬底被连接到当前负电压轨，所以M3的衬底电性地低于接地电压，高压器件的寄生器件被反向偏置，并且该反向偏置限制器件的结处的电流。
当VBUS低于接地电压时，晶体管M1和电阻R1用作高阻抗分压器。分压微弱地将晶体管M2偏置到“导通”状态，并且电路节点N2变为负电压。最初，PMOS晶体管M4将N2的负电压短接到NMOS晶体管M3的栅极，但是一旦n轨上的电压稳定(settle)，M4可能失去驱动能力(例如，M4截止)。欠电压电路315包括肖特基二极管D0，该肖特基二极管D0连接在高压晶体管M3的栅极和地电势之间。肖特基二极管D0提供额外的驱动以便将M3的栅极偏置到低于接地电压的肖特基二极管压降，这将VBUS短接到VCLAMP以便进一步稳定n轨上的负电压。
图4A和图4B示出了图3中电压箝位电路310不具有欠电压电路315和具有欠电压电路315的仿真。图4A示出了将-2.0V的VBUS电压施加于两种形式的电压箝位电路310。图4B的仿真示出了得到的漏电流。波形405示出了利用-2.0V的欠电压只对箝位电路进行偏置的情况中漏电流是128毫安(mA)，而波形410示出了在具有欠电压电路的箝位电路的情况中漏电流仅仅是194微安 (μA)。图4A和图4B示出了欠电压电路能有效地保持高压器件的寄生二极管反向偏置。然而，在具有欠电压电路的情况下，当VBUS低于接地电压时，仍有相当量的电流流出(draw)，高压器件的结能够在不造成严重劣化的情况下维持减少的电流。因此，箝位电路对于欠电压事件具有耐受性。
图5示出了包括IC 500和电池充电电路520的系统的示例。IC包括外部IC连接点(VBUS)和IC衬底连接点(未示出)。IC 500包括电压箝位电路510以及欠电压电路515，电压箝位电路510被配置成当外部IC连接点的电压超过正常工作电压范围时将IC内部电路的电源箝位在正常工作电压范围内，欠电压电路515通信地连接到箝位电路并且被配置成当IC的外部IC连接点处的电压小于0伏时将衬底的电压设置成第二电压。该系统还包括电池充电电路520，该电池充电电路520通信地连接到电压箝位电路510。在某些示例中，电池充电电路520被包括在IC 500中。
在一些示例中，该系统被包括在移动电话中以便为移动电话的电池充电。外部连接点(VBUS)能被通信地连接到移动电话的通用串行总线(USB)端口。
根据一些示例，当外部IC连接点的电压处于6伏(6V)到28伏(28V)的电压范围内时，电压箝位电路510将IC内部电路的电源箝位到正常工作电压范围内。欠电压电路被配置成：当外部IC连接点的电压处于小于0伏(0V)到负6伏(-6V)的电压范围内时，将衬底连接点的电压设置成基本上等于外部IC连接点的电压。
另外的注释
示例1包括主题(比如，器件或IC)，其包括：外部IC连接点；IC衬底连接点，其中，当IC外部连接点的电压处于正常工作电压范围内时，IC衬底连接点的电压被设置成第一电压；电压箝位电路，被配置成当外部IC连接点的电压超出正常工作电压范围时将IC内部一个或多个电路的电压源箝夹在正常工作电压范围内；以及，欠电压电路，其通信地连接到箝位电路并且被配置成当IC的外部IC连接点电压小于0伏时将衬底电压设置成第二电压。
在示例2中，示例1的主题可以可选地包括：欠电压电路能被配置成当外部IC连接点处的电压小于0伏时，将衬底的电压设置成基本上等于外部IC连接点处的电压。
在示例3中，示例1和2中的一个或任一组合的主题可以可选地包括：欠电压电路被配置成当外部IC连接点的电压小于0伏时，将IC衬底连接点的电压设置在外部IC连接点的电压的晶体管阈值电压内。
在示例4中，示例1-3中的一个或任一组合的主题可以可选地包括：欠电压电路具有N型金属氧化物半导体(NMOS)晶体管，NMOS晶体管具有栅极区域以及源极区域，栅极区域通信地连接到地电势，源极区域通信地连接到衬底连接点，并且其中，当外部IC连接点的电压小于0伏时，IC衬底连接点被通过NMOS晶体管基本上设置到外部IC连接点处的电压。
在示例5中，示例1-4中的一个或任一组合的主题可以可选地包括：欠电压电路可以被配置成当外部IC连接点处的电压小于0伏时产生负电压供电轨；并且将IC衬底连接点电连接到负电压供电轨。
在示例6中，示例1-5中的一个或任一组合的主题可以可选地包括：电压箝位电路可以包括一个或多个高压晶体管，并且欠电压电路被配置成当外部IC连接点的电压小于0伏时，将高压晶体管的衬底连接点基本上设置到外部IC连接点处的电压。
在示例7中，示例1-6中的一个或任一组合的主题可以可选地包括：高压晶体管，其可以是高压NMOS晶体管。欠电压电路可以包括连接在高压晶体管的栅极和地电势之间的肖特基二极管，以便当外部IC连接点处的电压小于0伏时将高压晶体管的栅极设置成低于接地电压的肖特基二极管电压。
示例8可以包括主题(比如，系统)，或能可选地与示例1-7中的一个或任一组合的主题进行组合，主题包括IC和电池充电电路。IC包括：外部IC连接点；IC衬底连接点，其中，当外部IC连接点的电压处于正常工作电压范围内时，IC衬底连接点的电压被设置成第一电压；电压箝位电路，其配置成当外部IC连接点的电压超出正常工作电压范围时，将IC内部电路的电压源箝位在正 常工作电压范围内；以及，欠电压电路，其通信地连接到箝位电路并且被配置成当IC的外部IC连接点电压小于0伏时，将衬底电压设置成第二电压。电池充电电路通信地连接到电压箝位电路，并且电池充电电路也可以包括在IC中。
在示例9中，示例8的主题可以可选地被包含在移动电话中。
在示例10中，示例8和9中的一个或任一组合的主题可以可选地包括：外部IC连接点，其能通信地连接到移动电话的通用串行总线(USB)端口。
在示例11中，示例8-10中的一个或任一组合的主题可以可选地包括：电压箝位电路，其被配置成当外部IC连接点的电压处于6伏(6V)到28伏(28V)的电压范围时，将IC的内部电路的电压源箝位在正常工作电压范围内。
在示例12中，示例8-11中的一个或任一组合的主题可以可选地包括：欠电压电路，其能被配置成当外部IC连接点的电压处于小于零伏(0V)到负6伏(-6V)的电压范围时，将衬底连接点的电压设置成基本上等于外部IC连接点的电压。
在示例13中，示例8-12中的一个或任一组合的主题可以可选地包括：欠电压电路，其能被配置成当外部IC连接点的电压小于0伏时，产生负电压供电轨；并且将IC衬底连接点电连接到负电压供电轨。
在示例14中，示例8-13中的一个或任一组合的主题可以可选地包括：欠电压电路，其能被配置成当外部IC连接点电压小于0伏时，调节衬底连接点的电压以跟随外部IC连接点的电压。
示例15可以包括主题(比如方法、用于执行动作的器件，或者包含当由机器执行时使得机器执行动作的指令的机器可读介质)，或能可选地与示例1-14中的一个或任一组合的主题进行组合来包括主题，该主题包括：当IC外部连接点电压处于正常工作电压范围时，将IC衬底的电压设置成第一电压；当外部IC连接点电压超出正常工作电压范围时，将IC内部电路的电压源箝位在正常工作电压范围内；并且当外部IC连接点的电压小于0伏时，将衬底电压设置成第二电压。
在示例16中，示例15的主题可以可选地包括：当外部IC连接点电压小于 0伏时，将衬底电压设置成基本上等于外部IC连接点的电压。
在示例17中，示例15和16中的一个或任一组合的主题可以可选地包括：当外部IC连接点电压小于0伏时，将衬底电压设置成在外部IC连接点电压的晶体管阈值电压内。
在示例18中，示例15-17中的一个或任一组合的主题可以可选地包括：当外部IC连接点电压小于0伏时，通过产生负电压供电轨来将衬底电压设置成第二电压；并且将IC衬底连接点电连接到负电压源轨。
在示例19中，示例15-18中的一个或任一组合的主题可以可选地包括：当外部IC连接点电压超出正常工作电压范围时，利用高压晶体管将IC内部电路的电压源箝位在正常工作电压范围内，并且将高压晶体管的衬底连接点设置成基本上等于外部IC连接点的电压。
在示例20中，示例15的主题可以可选地包括用于当IC外部连接点电压处于正常工作电压范围内时将IC衬底电压设置成第一电压的装置，该装置的例子可以包括：IC电压供电轨、电源轨、或电压总线。该主题还可以包括用于当外部IC连接点电压超出正常工作电压范围时将IC内部电路的电压源箝位在正常工作电压范围内的装置，该装置的例子是电压箝位电路或二极管堆。该主题可以进一步包括用于当外部IC连接点电压小于0伏时将衬底电压设置成第二电压的装置，该装置的例子是欠电压电路、负电压供电轨、或负电压总线。
示例21可以包括，或可以可选地与示例1-20中的一个或多个示例的任一部分的组合或任一部分的组合来包括主题，该主题可以包括：用于执行示例1-20的任一个或多个功能的装置、或包含当由机器执行时使得该机器执行示例1-20的任一个或多个功能的指令的机器可读介质。
这些非限制性示例能以任何排列或组合的方式来进行组合。
上述详细说明包括对附图的参照，附图也是所述详细说明的一部分。附图以图解的方式显示了可应用于本实用新型的具体示例。这些示例在本实用新型中被称作“示例”。本实用新型所涉及的所有出版物、专利及专利文件全部都作为本实用新型的参考内容，尽管它们是被分别加以参考的。如果本实用新型与 参考文件之间存在用途差异，则将参考文件的用途视作本实用新型的用途的补充，若两者之间存在不可调和的差异，则以本实用新型的用途为准。
在本实用新型中，与专利文件通常使用的一样，术语“一”或“某一”表示包括一个或多个，但其他情况或在使用“至少一个”或“一个或多个”时应除外。在本实用新型中，除非另外指明，否则使用术语“或”是指无排他性的或者，使得“A或B”包括：“A但不是B”、“B但不是A”以及“A和B”。在所附权利要求中，术语“包含”和“在其中”等同于各个术语“包括”和“其中”的通俗英语。同样，在下面的权利要求中，术语“包含”和“包括”是开放性的，即，系统、器件、物品或步骤包括除了权利要求中这种术语之后所列出的那些元件以外的元件的，依然视为落在该权利要求的范围之内。此外，在下面的权利要求中，术语“第一”、“第二”和“第三”等仅仅用作标签，并非对对象有数量要求。
本实用新型所述的方法示例可至少部分地由机器或电脑执行。一些例子可以包括包含有指令的计算机可读介质或机器可读介质，所述指令可操作以配置电子器件来执行上述示例中所述的方法。这些方法的实现可以包括代码，诸如微代码、汇编语言代码、高级语言代码等。这些代码可以包括用于执行各个方法的计算机可读指令。这些代码可以形成计算机程序产品的一部分。进一步地，这些代码可以在执行期间或其它时间期间有形地存储在一个或多个易失性或非易失性计算机可读介质上。这些计算机可读介质可以包括但不限于硬盘、可移除磁盘、可移除光盘(例如，压缩光盘和数字视频光盘)、磁带、存储卡或存储棒、随机存取存储器(RAM)、只读存储器(ROM)等。
上述说明的作用在于解说而非限制。例如上述示例(或示例的一个或多个方面)可彼此结合使用。本领域技术人员可以在理解上述说明书的基础上使用其他示例。遵照37C.F.R.§1.72(b)的规定提供摘要，允许读者快速确定本技术公开的性质。提交本摘要时要理解的是该摘要不用于解释或限制权利要求的范围或意义。同样，在上面的具体实施方式中，各种特征可归类成将本公开内容合理化。这不应理解成未要求保护的公开特征对任何权利要求是必不可少的。相反，本实用新型的主题可具有少于特定公开示例中的所有特征的特征。因此， 下面的权利要求据此并入具体实施方式中，每个权利要求均作为一个单独的示例。应参看所附的权利要求以及这些权利要求的等同物的所有范围，来确定本实用新型的范围。
Claims (45)
1.一种电压保护集成电路，其包括：
外部IC连接点；
IC衬底连接点，其中，当所述外部IC连接点的电压处于正常工作电压范围内时所述IC衬底连接点的电压被设置成第一电压；
电压箝位电路，其被配置成：当所述外部IC连接点的电压超出所述正常工作电压范围时，将所述IC内部的一个或多个电路的电压源箝位在正常工作电压范围内；以及
欠电压电路，其通信地连接到所述箝位电路，并且被配置成：当所述IC的所述外部IC连接点的电压小于0伏时，将所述衬底的电压设置成第二电压。
2.根据权利要求1所述的电压保护集成电路，其中所述欠电压电路被配置成：当所述外部IC连接点处的电压小于0伏时，将所述衬底的电压设置成等于所述外部IC连接点处的电压。
3.根据权利要求1或2所述的电压保护集成电路，其中所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，将所述IC衬底连接点的电压设置在所述外部IC连接点的电压的晶体管阈值电压以内。
4.根据权利要求1或2所述的电压保护集成电路，其中所述欠电压电路包括N型金属氧化物半导体NMOS晶体管，所述NMOS晶体管的栅极区域通信地连接到地电势，所述NMOS晶体管的源极区域通信地连接到所述衬底连接点，并且其中，当所述外部IC连接点的电压小于0伏时，所述IC衬底连接点通过所述NMOS晶体管设置到所述外部IC连接点的电压。
5.根据权利要求1所述的电压保护集成电路，其中所述欠电压电路被配置成：
当所述外部IC连接点处的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
6.根据权利要求2所述的电压保护集成电路，其中所述欠电压电路被配置 成：
当所述外部IC连接点处的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
7.根据权利要求3所述的电压保护集成电路，其中所述欠电压电路被配置成：
当所述外部IC连接点处的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
8.根据权利要求4所述的电压保护集成电路，其中所述欠电压电路被配置成：
当所述外部IC连接点处的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
9.根据权利要求1所述的电压保护集成电路，其中所述电压箝位电路包括一个或多个高压晶体管，并且所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，将所述高压晶体管的衬底连接点设置到所述外部IC连接点的电压。
10.根据权利要求2所述的电压保护集成电路，其中所述电压箝位电路包括一个或多个高压晶体管，并且所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，将所述高压晶体管的衬底连接点设置到所述外部IC连接点的电压。
11.根据权利要求3所述的电压保护集成电路，其中所述电压箝位电路包括一个或多个高压晶体管，并且所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，将所述高压晶体管的衬底连接点设置到所述外部IC连接点的电压。
12.根据权利要求4所述的电压保护集成电路，其中所述电压箝位电路包括一个或多个高压晶体管，并且所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，将所述高压晶体管的衬底连接点设置到所述外部IC连接点的电压。
13.根据权利要求5所述的电压保护集成电路，其中所述电压箝位电路包括一个或多个高压晶体管，并且所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，将所述高压晶体管的衬底连接点设置到所述外部IC连接点的电压。
14.根据权利要求6所述的电压保护集成电路，其中所述电压箝位电路包括一个或多个高压晶体管，并且所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，将所述高压晶体管的衬底连接点设置到所述外部IC连接点的电压。
15.根据权利要求7所述的电压保护集成电路，其中所述电压箝位电路包括一个或多个高压晶体管，并且所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，将所述高压晶体管的衬底连接点设置到所述外部IC连接点的电压。
16.根据权利要求8所述的电压保护集成电路，其中所述电压箝位电路包括一个或多个高压晶体管，并且所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，将所述高压晶体管的衬底连接点设置到所述外部IC连接点的电压。
17.根据权利要求9～16中任一项所述的电压保护集成电路，其中所述高压晶体管包括高压NMOS晶体管，其中所述欠电压电路包括连接在所述高压晶体管的栅极和地电势之间的肖特基二极管，以便当所述外部IC连接点处的电压小于0伏时，将所述高压晶体管的栅极设置成低于接地电压的肖特基二极管电压。
18.一种电压保护系统，包括：
集成电路，其包括：
外部IC连接点；
IC衬底连接点，其中，当所述外部IC连接点的电压处于正常工作电压范围内时，所述IC衬底连接点的电压被设置成第一电压；
电压箝位电路，其被配置成：当所述外部IC连接点的电压超出正常工作电压范围时，将所述IC内部的电路的电源箝位在正常工作电压范围内；以及
欠电压电路，其通信地连接到所述箝位电路，并且被配置成：当所述IC的所述外部IC连接点的电压小于0伏时，将所述衬底的电压设置成第二电压；以及
电池充电电路，其通信地连接到所述电压箝位电路。
19.根据权利要求18所述的电压保护系统，其中所述系统被包含在移动电话中。
20.根据权利要求18和19中任一项所述的电压保护系统，其中所述外部IC连接点被通信地连接到所述移动电话的通用串行总线USB端口。
21.根据权利要求18所述的电压保护系统，其中所述电压箝位电路被配置成：当所述外部IC连接点的电压处于6V到28V的范围时，将所述IC内部的电路的所述电源箝位在正常工作电压范围内。
22.根据权利要求19所述的电压保护系统，其中所述电压箝位电路被配置成：当所述外部IC连接点的电压处于6V到28V的范围时，将所述IC内部的电路的所述电源箝位在正常工作电压范围内。
23.根据权利要求20所述的电压保护系统，其中所述电压箝位电路被配置成：当所述外部IC连接点的电压处于6V到28V的范围时，将所述IC内部的电路的所述电源箝位在正常工作电压范围内。
24.根据权利要求18所述的电压保护系统，其中所述欠电压电路被配置成：当所述外部IC连接点的电压处于小于0V到-6V的电压范围内时，将所述衬底连接点的电压设置成等于所述外部IC连接点的电压。
25.根据权利要求19所述的电压保护系统，其中所述欠电压电路被配置成：当所述外部IC连接点的电压处于小于0V到-6V的电压范围内时，将所述衬底连接点的电压设置成等于所述外部IC连接点的电压。
26.根据权利要求20所述的电压保护系统，其中所述欠电压电路被配置成：当所述外部IC连接点的电压处于小于0V到-6V的电压范围内时，将所述衬底连接点的电压设置成等于所述外部IC连接点的电压。
27.根据权利要求21所述的电压保护系统，其中所述欠电压电路被配置成： 当所述外部IC连接点的电压处于小于0V到-6V的电压范围内时，将所述衬底连接点的电压设置成等于所述外部IC连接点的电压。
28.根据权利要求22所述的电压保护系统，其中所述欠电压电路被配置成：当所述外部IC连接点的电压处于小于0V到-6V的电压范围内时，将所述衬底连接点的电压设置成等于所述外部IC连接点的电压。
29.根据权利要求23所述的电压保护系统，其中所述欠电压电路被配置成：当所述外部IC连接点的电压处于小于0V到-6V的电压范围内时，将所述衬底连接点的电压设置成等于所述外部IC连接点的电压。
30.根据权利要求18所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
31.根据权利要求19所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
32.根据权利要求20所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
33.根据权利要求21所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
34.根据权利要求22所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
35.根据权利要求23所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
36.根据权利要求24所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
37.根据权利要求25所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
38.根据权利要求26所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
39.根据权利要求27所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
40.根据权利要求28所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
41.根据权利要求29所述的电压保护系统，其中所述欠电压电路被配置成：
当所述外部IC连接点的电压小于0伏时，产生负电压供电轨；以及
将所述IC衬底连接点电连接到所述负电压供电轨。
42.根据权利要求18所述的电压保护系统，其中所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，调节所述衬底连接点处的电压以跟随所述外部IC连接点的电压。
43.根据权利要求19所述的电压保护系统，其中所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，调节所述衬底连接点处的电压以跟随所述外部IC连接点的电压。
44.根据权利要求20所述的电压保护系统，其中所述欠电压电路被配置成：当所述外部IC连接点的电压小于0伏时，调节所述衬底连接点处的电压以跟随所述外部IC连接点的电压。
45.根据权利要求21-41中任一项所述的电压保护系统，其中所述欠电压 电路被配置成：当所述外部IC连接点的电压小于0伏时，调节所述衬底连接点处的电压以跟随所述外部IC连接点的电压。
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Cited By (3)
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