CN202586930U

CN202586930U - 电容失配校正电路

Info

Publication number: CN202586930U
Application number: CN 201220254874
Authority: CN
Inventors: 殷秀梅; 张弛; 曹靖
Original assignee: KT MICRO Inc
Current assignee: Beijing Kunteng Electronic Ltd By Share Ltd; KT MICRO Inc
Priority date: 2012-05-31
Filing date: 2012-05-31
Publication date: 2012-12-05
Anticipated expiration: 2022-05-31

Abstract

本实用新型涉及一种电容失配校正电路。所述电容失配校正电路应用于集成电路，所述集成电路包括电容并联电路，所述电容并联电路包括两个以上并联连接的电容，所述电容失配校正电路集成在所述集成电路中，所述电容失配校正电路用于提供校正信号，将所述校正信号发送到所述集成电路的节点或支路，所述校正信号用于对所述节点或支路的信号进行补偿以对所述电容并联电路的电容失配进行校正。本实用新型可以校正电容间的失配，同时保持集成电路的原有电路结构不变，降低对集成电路的面积和复杂度的影响。

Description

电容失配校正电路

技术领域

本实用新型涉及电子电路领域，尤其涉及一种电容失配校正电路。

背景技术

如图1所示，为现有技术中电容并联电路的电路图，该电容并联电路包括两个以上并联连接的电容C1、C2、……、Cn，其中，n为大于或等于2的自然数。当图1所示电容并联电路应用在集成电路中时，理论上，电容C1、C2、……、Cn之间的电容值应该匹配，但是，如果电容C1、C2、……、Cn之间的电容值不匹配即失配，会限制电容并联电路的效能，进而影响整个集成电路的精准度。因此，如何校正电容值失配是一个重要的设计要素。

为了保证电容C1、C2、……、Cn之间的电容值匹配，可以采用串并联相结合的电容校正方案，将各个电容用电容的组合来实现，如图2所示，为现有技术中采用电容组实现电容的电路示意图，电容C0~C6、Ca~Ce以串、并联相结合的方式连接，一组开关b0~b6分别控制电容C0~C6的连接方式，从而控制整个电容组的取值，实现调节电容的大小，进而达到校正电容之间失配的目的。该校正技术存在如下缺陷：该校正技术用一个电容组代替单个电容，改变了集成电路的原有电路结构；此外，并联电容电路具有多个电容，需要采用多个电容组，多个电容组具有较大的面积和较高的复杂度，大大增加了集成电路的面积和复杂度。

实用新型内容

本实用新型提供一种电容失配校正电路，用以实现校正电容间的失配，同时保持集成电路的原有电路结构不变，降低对集成电路的面积和复杂度的影响。

本实用新型提供一种电容失配校正电路，应用于集成电路，所述集成电路包括电容并联电路，所述电容并联电路包括两个以上并联连接的电容，所述电容失配校正电路集成在所述集成电路中，所述电容失配校正电路用于提供校正信号，将所述校正信号发送到所述集成电路的节点或支路，所述校正信号用于对所述节点或支路的信号进行补偿以对所述电容并联电路的电容失配进行校正。

在本实用新型中，电容失配校正电路提供校正信号并将校正信号发送到集成电路的节点或支路，通过校正信号对该节点或支路的信号进行补偿来完成对电容并联电路的电容失配进行校正，相较于现有技术，不需要改变集成电路的原有电路结构，此外，电容失配校正电路的面积和复杂度均小于现有技术中的电容组，从而对集成电路的面积和复杂度的影响较小。

附图说明

图1为现有技术中电容并联电路的电路图；

图2为现有技术中采用电容组实现电容的电路示意图；

图3为本实用新型电容失配校正电路第一实施例的电路示意图；

图4为本实用新型电容失配校正电路第二实施例的电路示意图；

图5为本实用新型电容失配校正电路第三实施例的电路示意图；

图6为本实用新型电容失配校正电路第三实施例中流水线模数转换器的电路示意图；

图7为本实用新型电容失配校正电路第三实施例的电路示意图。

具体实施方式

下面结合说明书附图和具体实施方式对本实用新型作进一步的描述。

如图3所示，为本实用新型电容失配校正电路第一实施例的电路示意图，电容失配校正电路311应用于集成电路31，集成电路31中包括电容并联电路312，电容并联电路312包括两个以上并联连接的电容C1、C2、……、Cn，n为大于或等于2的自然数，各个电容C1、C2、……、Cn可以为电容的组合。

当电容C1、C2、……、Cn失配引起集成电路31的节点或支路的信号的误差是与输入电容并联电路312的信号Vin无关的“加性”误差时，会使得校正电容失配变得容易，即无论输入多大的信号，只需根据电容C1、C2、……、Cn之间的匹配误差，在集成电路31的节点或支路上“加上”或“减去”相对应的误差信号即可。

在本实施例中，电容失配校正电路311用于提供校正信号，将校正信号发送到集成电路31的节点或支路，该校正信号用于对节点或支路的信号进行补偿以对电容并联电路312的电容失配进行校正。电容失配校正电路311集成在集成电路31中。

在本实施例中，电容失配校正电路311提供校正信号并将校正信号发送到集成电路31的节点或支路，通过校正信号对该节点或支路的信号进行补偿来完成对电容并联电路312的电容失配进行校正，相较于现有技术，不需要改变集成电路的原有电路结构，此外，电容失配校正电路311的面积和复杂度均小于现有技术中的电容组，从而对集成电路的面积和复杂度的影响较小。

如图4所示，为本实用新型电容失配校正电路第二实施例的电路示意图，与上一实施例的不同之处在于，电容并联电路312中的电容为开关电容，在图3所示结构示意图的基础上，集成电路31中还可以包括控制信号生成模块313，用于根据在第一时钟相位Φ1施加在电容并联电路312上的电压Vin，生成用于在第二时钟相位Φ2控制施加在开关电容C1、C2、……、Cn上的电压的控制信号；电容失配校正电路311用于根据时钟信号的相位和控制信号，提供校正信号。控制信号生成模块313具体可以为模数转换器。

具体地，电容失配校正电路311在第一时钟相位，提供第一校正信号，在第二时钟相位，根据控制信号提供第二校正信号。

进一步地，为了提高校正电压的精确度，控制信号生成模块313生成的控制信号包括两路以上控制子信号d1、d2、……、dn，控制子信号d1、d2、……、dn与开关电容C1、C2、……、Cn一一对应，一个控制子信号控制一个开关电容。电容失配校正电路311包括两个以上电容失配校正单元3111、31112、……、3111n，两个以上电容失配校正单元3111、31112、……、3111n与控制子信号d1、d2、……、dn一一对应。电容失配校正单元3111、31112、……、3111n用于分别根据接收的控制子信号d1、d2、……、dn和时钟信号的相位，提供校正子信号。电容失配校正电路311提供的校正信号是各个电容失配校正单元3111、31112、……、3111n提供的校正子信号的叠加。

具体地，电容失配校正单元3111、31112、……、3111n在第一时钟相位，提供第一校正信号，在第二时钟相位，根据控制子信号，提供第二校正信号。

在本实施例中，由于电容失配校正单元3111、31112、……、3111n分别根据其接收的控制子信号提供校正子信号，而校正信号是校正子信号的叠加，因此电容失配校正电路311提供的校正信号的精确度较高。

如图5所示，为本实用新型电容失配校正电路第三实施例的电路示意图，与图4所示电路示意图的不同之处在于，在本实施例中，集成电路31包括串联的N级流水线电路stage1、stage2、......、stageN，N为大于或等于2的自然数。电容并联电路31配置在各级流水线电路中。电容失配校正电路311对N级流水线电路stage1、stage2、......、stageN中的至少一级流水线电路中的电容并联电路进行电容失配校正。

在本实施例中，当电容失配校正电路311对第M级流水线电路中的电容并联电路的电容失配进行校正时，电容失配校正电路311将校正信号发送到第P级流水线电路的节点或支路，M为大于或等于1并且小于或等于N的自然数，P为大于M并且小于或等于N的自然数。

如图6所示，为本实用新型电容失配校正电路第三实施例中流水线模数转换器的电路示意图，流水线ADC包括串联的N级流水线电路stage1、stage2、......、stageN、末端ADC 61和数字校正模块62，其中，N为大于或等于2的自然数。末端ADC 61与N级流水线电路串联连接，数字校正模块分别与各级流水线电路和末端ADC连接。

模拟输入信号AVin输入流水线ADC，由第一级流水线电路stage1、第二级流水线电路stage2、……、末端ADC 61依次量化，并将各级的量化结果D1、D2、……、DN、DBackend输出到数字校正模块62，去除冗余，得到数字输出Dout。

如图7所示，为本实用新型电容失配校正电路第三实施例的电路示意图，假设电容失配校正电路对图6所示流水线模数转换器的第M级流水线电路进行电容失配校正，校正信号发送到第P级流水线电路的节点或支路，M为大于或等于1并且小于或等于N的自然数，P为大于或等于M并且小于或等于N的自然数。在本实施例中，控制信号生成模块313具体可以为量化单元，控制信号具体可以为量化单元输出的量化结果。

第M级流水线电路包括电容并联电路312、量化单元71、余量放大单元72和编码单元73。电容并联电路312包括并联连接的采样电容Cs1、Cs2、……、Csn，n=2^m，第M级流水线电路的有效精度为mbit，m为大于或等于1的自然数。其中，量化单元71与电容并联电路31连接，余量放大单元与电容并联电路31连接，编码单元73与量化单元71连接。

该流水线电路在两相时钟下工作，分别是时钟采样相Φ1和时钟建立相Φ2。在时钟采样相Φ1下，输入模拟信号AVin被采样电容Cs1～Csn采样，量化单元71将输入模拟信号AVin进行量化得到n路量化结果Ds1、Ds2、……、Dsn，n路量化结果Ds1～Dsn经过编码单元73编码后，得到数字信号D_M传递给数字校正模块62。在时钟建立相Φ2下，采样电容Cs1～Csn与n路量化结果Ds1～Dsn一一对应，采样电容Cs1～Csn的下极板在对应的量化结果的控制下连接参考电压信号+Vref或-Vref，同时，余量放大单元72对采样电容Cs1～Csn采样后的信号与对应的参考电压信号的差值进行放大，产生余差电压信号Vres，余差电压信号Vres按如下公式(1)计算：

Vres=G·(AVin-k·Vref）（1）

G=(Cs1+Cs2+…+Csn)/Cf，k=(Cs1+Cs2+…+Csi)/(Cs1+Cs2+…+Csn)，1≤i≤n，i的大小取决于n路量化结果Ds的值。余差电压信号Vres作为后级流水线电路的模拟输入信号AVin被后级流水线电路进一步量化，最终得到ADC数字输出。如公式（1）所示，余差电压信号Vres的精确度受系数k和G的精确度影响，其中，G取决于采样电容Cs1～Csn之和与Cf之间的匹配精度，k取决于采样电容Cs1～Csn之间的匹配精度，G的精确度要高于k的精确度，因此余差电压信号Vres的精确度更受限于k，即采样电容Cs1～Csn之间的匹配精度，因此要在设计中保证Cs1=Cs2=……=Csn，如果采样电容Cs1～Csn之间失配，会使得参考电压系数k偏离理想值，导致流水线ADC的数字输出Dout中产生谐波失真，影响流水线ADC的精确度，因此如何保证采样电容Cs1～Csn之间的匹配精度对提高流水线ADC的精度至关重要。

在余差电压信号Vres的组成项中，由采样电容Cs1～Csn之间的失配导致的误差G·k·Vref是与模拟输入信号AVin无关的“加性”误差，因此为了提高采样电容Cs1～Csn之间的匹配度，只需在余差电压信号Vres上“加上”或“减去”相应的误差电压即可，因此可以采用本实用新型的电容失配校正电路校正采样电容Cs1～Csn之间的失配。再参见图7，电容失配校正电路311由n个电容失配校正单元3111、31112、……、3111n构成， n个电容失配校正单元3111、31112、……、3111n与n路量化结果Ds1～Dsn一一对应。可选地，各电容失配校正单元中可以包括校正电容74，上极板与第P级流水线电路的余量放大单元72的输入端连接，下极板由对应的量化结果控制，分别与共模电压Vcm或校正电压Vcal连接，具体地，当量化结果为数据“1”时，下极板与共模电压Vcm连接，当量化结果Ds为数据“0”时，下极板与校正电压Vcal连接。

在时钟采样相Φ1，第M级流水线电路对AVin采样，第P级流水线电路建立，校正电容74的下极板接共模电压Vcm；在时钟建立相Φ2，第M级流水线电路输出余差电压Vres，第P级流水线电路采样，同时电容失配校正电路311将校正信号发送到第P级流水线电路的余量放大单元72的输入端，以补偿由于第M级流水线电路的电容并联电路311的电容失配对第P级流水线电路的余量放大单元72的输入端的信号导致的误差。

在本实施例中，由于电容失配不随时间变化，因此可以在流水线ADC的初始化阶段设置校正电压，在流水线ADC正常工作期间就可以不用再校正。校正电压可以由电阻和电流源的组合提供。该电流源可以是可变电流源，例如：电流型数模转换器，可以利用一组控制码控制电流型数模转换器的精度和范围，从而来控制校正电压的精度和范围，进一步地通过控制校正电压精度和范围来控制电容失配校正的精度和范围。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围。

Claims

1.一种电容失配校正电路，应用于集成电路，所述集成电路包括电容并联电路，所述电容并联电路包括两个以上并联连接的电容，其特征在于，所述电容失配校正电路集成在所述集成电路中，所述电容失配校正电路用于提供校正信号，将所述校正信号发送到所述集成电路的节点或支路，所述校正信号用于对所述节点或支路的信号进行补偿以对所述电容并联电路的电容失配进行校正。

2.根据权利要求1所述的电路，其特征在于，所述电容为开关电容；

所述集成电路中还包括：

控制信号生成模块，用于根据在第一时钟相位施加在所述电容并联电路上的电压，生成用于在第二时钟相位控制施加在所述开关电容上的电压的控制信号；

所述电容失配校正电路用于根据时钟信号的相位和所述控制信号，提供所述校正信号。

3.根据权利要求2所述的电路，其特征在于，所述控制信号包括两路以上控制子信号，所述控制子信号与所述开关电容一一对应；

所述电容失配校正电路包括两个以上电容失配校正单元，所述两个以上电容失配校正单元与所述控制子信号一一对应，所述电容失配校正单元用于根据接收的控制子信号和时钟信号的相位，提供校正子信号；

所述校正信号为所述校正子信号的叠加。

4.根据权利要求2或3所述的电路，其特征在于，所述集成电路中包括串联的N级流水线电路，所述电容并联电路配置在所述流水线电路中，所述电容失配校正电路用于对第M级流水线电路中的电容并联电路的电容失配进行校正，将所述校正信号发送到第P级流水线电路的节点或支路，N为大于或等于2的自然数，M为大于或等于1并且小于或等于N的自然数，P为大于M并且小于或等于N的自然数。

5.根据权利要求4所述的电路，其特征在于，所述集成电路为流水线模数转换器，所述控制信号生成模块具体为量化单元，所述流水线模数转换器还包括：

末端模数转换器，与所述N级流水线电路串联连接；

数字校正模块，与各级流水线电路和所述末端模数转换器连接；

其中，所述流水线电路包括所述电容并联电路、所述量化单元、余量放大单元和编码单元，所述余量放大单元与所述电容并联电路连接，所述编码单元与所述余量放大单元连接；

所述电容失配校正电路用于对第M级流水线电路中的电容并联电路的电容失配进行校正，将所述校正信号发送到第P级流水线电路的余量放大单元的输入端。