CN202434521U - 与cmos逻辑工艺兼容的非挥发性记忆体阵列 - Google Patents

Abstract

本实用新型涉及一种与CMOS逻辑工艺兼容的非挥发性记忆体阵列，其包括行记忆体细胞群组及列记忆体细胞群组；行记忆体细胞群组中NMOS控制电容源极区、漏极区均与相应的导电字线电极WL相连；列记忆体细胞群组中第二P型区域均与导电字线WLPW相连；列记忆体细胞群组中的PMOS访问晶体管源极区均与相应的导电位线电极BL，列记忆体细胞群组中的PMOS访问晶体管漏极区均与相应的导电位线电极BY相连；列记忆体细胞群组中的第一N型区域均与导电位线N阱电极BLNW相连；列记忆体细胞群组中NMOS编程晶体管源极区、NMOS编程晶体管漏极区及第三P型区域均与相应的导电编程线电极P相连，以连接成所需的非挥发性记忆体阵列。本实用新型能与CMOS工艺兼容，降低芯片成本。

Description

与CMOS逻辑工艺兼容的非挥发性记忆体阵列

技术领域

本实用新型涉及一种非挥发性记忆体阵列，尤其是一种与CMOS逻辑工艺兼容的非挥发性记忆体阵列，属于集成电路的技术领域。

背景技术

对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。

通常对于非挥发性记忆体模快，因有很多个记忆体的单细胞组成；要做小记忆体模快芯片，通常用不同的方法把记忆体的单细胞进行不同的阵列组和，把记忆体的各个单细胞间，尽可能的共同分亨相同的部分使要做小记忆体模快芯片做小。

非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体(NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种与CMOS逻辑工艺兼容的非挥发性记忆体阵列，其结构紧凑，能与CMOS工艺兼容，降低芯片成本，安全可靠。

按照本实用新型提供的技术方案，所述与CMOS逻辑工艺兼容的非挥发性记忆体阵列，包括由若干记忆体细胞组成的行记忆体细胞群组及列记忆体细胞群组；记忆体细胞位于所述半导体基板内的上部，所述记忆体细胞包括PMOS访问晶体管、NMOS编程晶体管及NMOS控制电容；所述PMOS访问晶体管、NMOS编程晶体管与NMOS控制电容间通过半导体基板内的领域介质区域相互隔离；所述记忆体细胞通过半导体基板内的第二N型区域及所述第二N型区域上方的第三N型区域与半导体基板隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS访问晶体管、NMOS编程晶体管及NMOS控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，所述侧面保护层覆盖浮栅电极侧壁；

行记忆体细胞群组中对应NMOS控制电容的NMOS控制电容源极区、NMOS控制电容漏极区均与相应的导电字线电极WL相连；列记忆体细胞群组中对应NMOS控制电容的第二P型区域均与导电字线WLPW相连；列记忆体细胞群组中对应PMOS访问晶体管的PMOS访问晶体管源极区均与相应的导电位线电极BL，列记忆体细胞群组中对应PMOS访问晶体管的PMOS访问晶体管漏极区均与相应的导电位线电极BY相连；列记忆体细胞群组中对应PMOS访问晶体管的第一N型区域均与导电位线N阱电极BLNW相连；列记忆体细胞群组中对应NMOS编程晶体管的NMOS编程晶体管源极区、NMOS编程晶体管漏极区及第三P型区域均与相应的导电编程线电极P相连，以连接成所需的非挥发性记忆体阵列。

所述半导体基板为P型导电类型基板，所述半导体基板的材料包括硅。所述栅介质层的材料包括二氧化硅。

所述浮栅电极的包括导电多晶硅。所述侧面保护层为氮化硅或二氧化硅。

本实用新型的优点：非挥发性记忆体阵列包括若干行记忆体细胞群组与列记忆体细胞群组，行记忆体细胞群组与列记忆体细胞群组内均包含若干记忆体细胞，并通过相应的导电字线电极WL、导电位线电极BL、导电位线电极BY、导电编程线电极P、导电字线WLPW及导电位线N阱电极BLNW连接成一体；记忆体细胞包括PMOS访问晶体管、NMOS控制电容及NMOS编程晶体管；当施加相应的电压，使得记忆体细胞内浮栅电极与第三P型区域电压达到FN隧道效应电压时，能够对记忆体细胞写入数据；当浮栅电极与第三P型区域间的电压与擦除电压差相一致时，能够将记忆体细胞内的数据擦除，当通过读取PMOS访问晶体管的电流值，能够判断记忆体细胞的存储状态；从而能实现对非挥发性记忆体阵列的操作，结构紧凑，能与CMOS工艺兼容，降低芯片成本，安全可靠。

附图说明

图1为本实用新型的结构示意图。

图2为本实用新型一种2×2阵列的示意图。

图3为本实用新型一种由多个行记忆体细胞群组与列记忆体细胞群组构成的非挥发性记忆体阵列的分布示意图。

附图标记说明：200-记忆体细胞、201-半导体基板、202-第一N型区域、203-第二N型区域、204-第三N型区域、205-第二P型区域、206-NMOS控制电容源极区、207-第一N型重掺杂区域、208-第一N型轻掺杂区域、209-NMOS控制电容漏极区、210-PMOS访问晶体管、211-第二N型轻掺杂区域、212-第二N型重掺杂区域、213-PMOS访问晶体管源极区、214-领域介质区域、215-栅介质层、216-浮栅电极、217-侧面保护层、218-第一P型轻掺杂区域、219-第一P型重掺杂区域、220-NMOS控制电容、221-PMOS访问晶体管漏极区、222-第二P型轻掺杂区域、223-第二P型重掺杂区域、224-NMOS编程晶体管源极区、225-第三N型重掺杂区域、226-第三N型轻掺杂区域、227-NMOS编程晶体管漏极区、228-第四N型轻掺杂区域、229-第四N型重掺杂区域、230-NMOS编程晶体管及231-第三P型区域。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

如图1所示：为了能够使得非挥发性记忆体与CMOS逻辑工艺相兼容，所述非挥发性记忆体包括半导体基板201，所述半导体基板201为P导电类型的基板，半导体基板201的材料为硅。半导体基板201内的上部设有至少一个记忆体细胞200，所述记忆体细胞200包括PMOS访问晶体管210、NMOS控制电容220及NMOS编程晶体管230，半导体基板201的表面上淀积覆盖有栅介质层215，所述栅介质层215覆盖对应形成记忆体细胞200的表面，PMOS访问晶体管210、NMOS控制电容220及NMOS编程晶体管230间通过半导体基板201内的领域介质区域214相互隔离。栅介质层215上淀积有浮栅电极216，所述浮栅电极216覆盖于栅介质层215上，并贯穿覆盖访问晶体管、NMOS控制电容220及NMOS编程晶体管230对应的栅介质层215，从而将访问晶体管、NMOS控制电容220及NMOS编程晶体管230相互连接配合。浮栅电极216的两侧覆盖有侧面保护层217，所述侧面保护层217覆盖浮栅电极216对应的外壁表面。

所述PMOS访问晶体管210、NMOS控制电容220及NMOS编程晶体管230通过外侧的第三N型区域204及下方的第二N型区域203与半导体基板201内的P导电类型区域隔离，半导体基板201内的P导电区域形成第一P型区域。浮栅电极216的材料包括导电多晶硅，栅介质层215为二氧化硅，侧面保护层217为二氧化硅或氮化硅；领域介质区域214为二氧化硅。

所述PMOS访问晶体管210包括第一N型区域202，所述第一N型区域202内的上部设有对称分布的PMOS访问晶体管源极区213及PMOS访问晶体管漏极区221，所述PMOS访问晶体管源极区213、PMOS访问晶体管漏极区221与对应的领域介质区域214及上方的栅介质层215相接触。PMOS访问晶体管源极区213包括第一P型轻掺杂区域218及第一P型重掺杂区域219，所述第一P型重掺杂区域219的掺杂浓度大于第一P型轻掺杂区域218的掺杂浓度。PMOS访问晶体管漏极区221包括第二P型轻掺杂区域222及第二P型重掺杂区域223，所述第二P型重掺杂区域223的掺杂浓度大于第二P型轻掺杂区域222的掺杂浓度。第一P型轻掺杂区域218与第二P型轻掺杂区域222为同一制造层，第一P型重掺杂区域219与第二P型重掺杂区域223为同一制造层。第一P型轻掺杂区域218与第一P型重掺杂区域219相接触，并通过第一P型重掺杂区域219与领域介质区域214相接触，第一P型轻掺杂区域218在第一N型区域202内延伸的宽度与侧面保护层217的厚度相一致；同时，第二P型轻掺杂区域222的设置与第一P型轻掺杂区域218的分布设置相同。

NMOS控制电容220包括第二P型区域205，所述第二P型区域205内的上部设有NMOS控制电容源极区206及NMOS控制电容漏极区209；所述NMOS控制电容源极区206与NMOS控制电容漏极区209对称分布于第二P型区域205内。NMOS控制电容源极区206、NMOS控制电容漏极区209与对应领域介质区域214及栅介质层215相接触。NMOS控制电容源极区206包括第一N型轻掺杂区域208及第一N型重掺杂区域207，第一N型轻掺杂区域208通过第一N型重掺杂区域207与领域介质区域214相接触，第一N型轻掺杂区域208在第二P型区域205内的延伸距离与侧面保护层217的厚度相一致。NMOS控制电容漏极区209包括第二N型轻掺杂区域211及第二N型重掺杂区域212，所述第二N型轻掺杂区域211通过第二N型重掺杂区域212与领域介质区域214相接触，第二N型轻掺杂区域211与第一N型轻掺杂区域208的分布设置相一致。浮栅电极216与栅介质层215及栅介质层215下方的第二P型区域205间形成电容结构，同时形成NMOS结构。

NMOS编程晶体管230包括第三P型区域231，所述第三P型区域231内的上部设有NMOS编程晶体管源极区224及NMOS编程晶体管漏极区227，所述NMOS编程晶体管源极区224与NMOS编程晶体管漏极区227对称分布于第三P型区域231内。NMOS编程晶体管源极区224包括第三N型轻掺杂区域226及第三N型重掺杂区域225，第三N型重掺杂区域225的掺杂浓度大于第三N型轻掺杂区域226的掺杂浓度，第三N型轻掺杂区域226通过第三N型重掺杂区域225与领域介质区域214相接触，第三N型轻掺杂区域226在第三P型区域231内的延伸距离与侧面保护层217的厚度相一致。NMOS编程晶体管漏极区227包括第四N型轻掺杂区域228及第四N型重掺杂区域229，第四N型轻掺杂区域228通过第四N型轻掺杂区域229与领域介质区域214相接触，第四N型轻掺杂区域228与第三N型轻掺杂区域226的分布设置相一致。第三N型轻掺杂区域226与第四N型轻掺杂区域228为同一制造层，第三N型重掺杂区域225与第四N型重掺杂区域229为同一制造层。记忆体细胞200的具体制备过程不再详述，其制备过程与CMOS逻辑工艺相兼容。

通过NMOS编程晶体管230能够对对记忆体细胞200进行写入数据，或者将记忆体细胞200内的数据擦除；通过PMOS访问晶体管210能够读取记忆体细胞200内的存储数据状态，通过NMOS控制电容220能够将电压值传到浮栅电极216上，实现浮栅电极216与NMOS编程晶体管230间电压值，根据相应的电压值能够实现数据写入、擦除及读取操作。

如图1所示：对于单个记忆体细胞200来说，其可以实现单个二进制数据的写入、读取及擦除。下面通过对单个记忆体细胞200数据写入、读取及擦除过程来说明本实用新型非挥发记忆体的工作机理。当需要写入输入据时，将半导体基板201对应P型导电区域始终置0电位，第一N型区域202、第二N型区域203及第三N型区域204均置位0电位，第二P型区域205也置位0电位，第三P型区域231的电压为-5V，NMOS编程晶体管230的NMOS编程晶体管源极区224及NMOS编程晶体管漏极区227的电压均置位-5V，NMOS控制电容220的NMOS控制电容源极区206及NMOS控制电容漏极区209均置位5V；由于NMOS控制电容220的传递作用，能够将5V的电压值传递到浮栅电极216上，浮栅电极216上产生4～5V的电压值，此时浮栅电极216与第三P型区域231间的电压值为9～10V，就会达到场发射特性也称为FN(Fowler-Nordheim)隧道效应所需的电场，电子就会通过栅介质层215到达浮栅电极216内，实现数据的写入。由于浮栅电极216下方通过栅介质层215隔绝，侧面通过侧面保护层217进行隔绝，因此电子能在浮栅电极216内能长时间保留。

当需要擦除记忆体细胞200内的数据时，将半导体基板201内P型区域电位置零，第一N型区域202、第二N型区域203及第三N型区域204的电压均置位5V电压，第二P型区域205的电压置位-5V，NMOS控制电容源极区206、NMOS控制电容漏极区209的电压均置位-5V，第三P型区域231的电压置位5V，NMOS编程晶体管源极区224及NMOS编程晶体管漏极区227均置位5V电压，在NMOS控制电容220作用下，能使得浮栅电极216内产生-4V～-5V的电压，此时浮栅电极216与第三P型区域231间的电压值为-9～-10V，就会达到场发射特性也称为FN(Fowler-Nordheim)隧道效应所需的电场，电子会通过栅介质层215进入第三P型区域231内，从而实现将浮栅电极216内数据擦除。

当需要读取记忆体细胞200内的数据时，将半导体基板201的电压置位零电位，第一N型区域202、第二N型区域203及第三N型区域204的电压均置位0.5～1V电压，第二P型区域205置位-1～0V，NMOS控制电容源极区206及NMOS控制电容漏极区209均置位-1～0V，PMOS访问晶体管源极区213的电压置位0v及PMOS访问晶体管漏极区221置位0.5～1V，第三P型区域231置位0v电压，NMOS编程晶体管源极区224及NMOS编程晶体管漏极区227均置位0V电压。加载上述电压值后，当记忆体细胞200内在写入数据的状态下，浮栅电极216内有大量电子，当记忆体细胞200内数据被擦除的状态下，电子从浮栅电极216内流出，浮栅电极216是正离子的状态；当浮栅电极216内有电子时，通过PMOS访问晶体管源极区213的电流较大，当浮栅电极216是正离子的状态，通过PMOS访问晶体管源极区213的电流较小，从而根据相应电流的大小，能够知道记忆体细胞200是写入数据状态还是处于数据擦除状态。

如图2所示：为本实用新型四个记忆体细胞组成2×2阵列的使用状态连接图。四个记忆体细胞分别包括记忆体细胞200、第三记忆体细胞300、第四记忆体细胞400及第五记忆体细胞500，第三记忆体细胞300、第四记忆体细胞400及第五记忆体细胞500的结构及设置均与记忆体细胞200相同；即第三记忆体细胞300包括第三PMOS访问晶体管310、第三NMOS控制电容320及第三NMOS编程晶体管330，第四记忆体细胞400包括第四PMOS访问晶体管410、第四NMOS控制电容420及第四NMOS编程晶体管430，第五记忆体细胞500包括第五PMOS访问晶体管510，第五NMOS控制电容520及第五NMOS编程晶体管530。

具体连接时，将PMOS访问晶体管210的PMOS访问晶体管源极区213与第四PMOS访问晶体管410对应的源极区连接到导电位线电极BL0，PMOS访问晶体管漏极区221与第四PMOS访问晶体管410对应的漏极区连接到导电位线电极BY0，第三PMOS访问晶体管310与第五PMOS访问晶体管510对应的源极区连接到导电位线电极BL1，第三PMOS访问晶体管310与第五PMOS访问晶体管510对应的漏极区连接到导电位线电极BY1。

NMOS控制电容220及NMOS控制电容230对应的源极区漏极区连接到导电字线电极WL0，第四NMOS控制电容420及第五NMOS控制电容520对应的源极区及漏极区连接到导电字线电极WL1。

NMOS编程晶体管230及第四NMOS编程晶体管430对应的源极区及漏极区连接到导电编程线电极P0，第三NMOS编程晶体管330及第五NMOS编程晶体管530对应的源极区及漏极区连接到导电编程线电极P1。

PMOS访问晶体管210、第三PMOS访问晶体管310、第四PMOS访问晶体管410及第五PMOS访问晶体管510对应的N型区域连接到导电位线N阱电极BLNW。NMOS控制电容220与第四NMOS控制电容420对应的P型区域连接到导电字线WLPW0，第三NMOS控制电容320与第五NMOS控制电容520对应的P型区域连接到导电字线WLPW1。

对于记忆体细胞200而言，在编程模式时，当浮栅电极216与第三P型区域231间有较大的电压差时，NMOS编程晶体管230的NMOS编程晶体管漏极区227形成沟道区域，通过FN(Fowler-Nordheim)隧道效应使得第三P型区域反型，电子通过栅介质层215进入浮栅电极216，使得PMOS访问晶体管210的通电能量越来越强，实现数据的存储。

上表是针对记忆体细胞200在写入、读取及擦除操作时相应的电压设置情况。根据上表，当对记忆体细胞200进行写入编程时，导电字线电极WL0加5V电压，导电字线WLPW0加0伏特，而导电位线电极BL0、BY0不加任何电压(悬置)以及导电位线N阱电极BLNW加0伏特。值得注意的是，在本实用新型的实施方案中，P型半导体基板201始终是0伏。当导电编程线电极P0加上-5伏特时，NMOS编程晶体管230的第三P型区域231会产生反型，浮栅电极216与第三P型区域231间存在一个约9伏的高电压降，电压差逼近甚至超过每厘米10兆伏(MV/厘米)。当处于上述情况时，电子会从通过反型沟道进入到浮栅电极216内。当浮栅电极216内的电子增加，使得电子电荷的PMOS访问晶体管210的阈值电压更低，更容易导电。

同时，为了防止电子进入第三记忆体细胞300内的浮栅电极，第三记忆体细胞300导电编程线电极P1是在约5伏特的电压，导电位线电极BL1、BY1不加任何电压。在这些条件下，第三记忆体细胞300对应的第三NMOS编程晶体管330的浮栅电极与第三P型区域间的压降大大低于FN沟道所需的电压；因此，没有显著电子进入或流出第三记忆体细胞300对应的浮栅电极中。

在对记忆体细胞200进行编程写入操作时，第四记忆体细胞400和第五记忆体细胞500也都没有进行编程。为了防止对第四记忆体细胞400和第五记忆体细胞500编程写入，导电字线电极WL1加0伏特。在这些条件下，第四记忆体细胞400、第五记忆体细胞500对应的浮栅电极与第三P型区域间的最大压降是小于4伏，这是大大小于FN沟道所需的电压。因此，没有显著电子进入或流出第四记忆体细胞400、第五记忆体细胞500对应的浮栅电极中。

当需要对记忆体细胞200擦除时，擦除操作期间，使得记忆体细胞200的浮栅电极216变成净正电荷状态，从而使得PMOS访问晶体管210的阈值电压越来越正，使导电能力大为减弱。

上表列举出了当需要对记忆体细胞200进行擦除操作时，相应的电压设置状态。导电字线电极WL0加-5V电压，导电字线WLPW0加-5V电压，而导电位线电极BL0、BY0不加任何电压；导电位线N阱电极BLNW加5V电压。导电编程线电极P0加5V电压。在这些条件下，NMOS编程晶体管230存在一个约9V电压差，即浮栅电极216与第三P型区域231间存在一个越9V电压差，所述电压差逼近甚至超过每厘米10兆伏(MV/厘米)。因此，电子会从浮栅电极216进入到NMOS编程晶体管源极区224或NMOS编程晶体管漏极区227内。浮栅电极216内的有效电子减少，从而使PMOS访问晶体管210的阈值电压越来越正，记忆体细胞200导电能力越来越弱。

在本例中，第三记忆体细胞300内的数据不会被删除。为了防止将第三记忆体细胞300内的数据擦除，导电位线电极BL1、BY1不加任何电压，以及导电位线N阱电极BLNW加5V电压，以及导电字线WLPW1加-5V电压，同时导电编程线电极P1加0V电压。在这些条件下，第三记忆体细胞300对应第三PMOS访问晶体管310上栅介质层215的压降是大大小于FN沟道所需的电压。因此，没有显著电子进入或流出第三记忆体细胞300的浮栅电极。

在本例中，第四记忆体细胞400及第五记忆体细胞500内的数据也都不会被删除。为了防止第四记忆体细胞400、第五记忆体细胞500内的数据被擦除，导电字线电极WL1加0伏电压。在这些条件下，第四记忆体细胞400、第五记忆体细胞500对应PMOS访问晶体管的栅介质层的压降大大小于所需FN隧道电压。因此，没有显著电子进入或流出第四记忆体细胞400、第五记忆体细胞500的浮栅电极。

对应于记忆体细胞200而言，在读取数据的操作期间，读控制电压是通过PMOS访问晶体管的栅极来实现。加上读取电压后，会产生电流通过关联的PMOS访问晶体管。这种电流的大小取决于记忆体细胞200之前处于的编程写入或擦除状态。通过对PMOS访问晶体管的电流检测，和通过PMOS访问晶体管的电流大小值，从而确定记忆体细胞200处于编程写入或擦除状态。第三记忆体细胞300、第四记忆体细胞400及第五记忆体细胞500可以采用同样的方法来读取状态。

上表列举出了记忆体细胞200进行读取操作时，相应的电压设置情况。导电字线电极WL0加-1V电压。在导电位线电极BL0、BY0均加0.5V电压，导电位线电极BL1、BY1上均加载0V电压，导电位线N阱电极BLNW加0.5V电压。导电编程线P0、导电编程线P1上均加0V电压，导电字线WLPW0和导电字线WLPW1上均加载-1V电压。半导体基板201上始终加载0V电压。在这些条件下，当记忆体细胞200之前为编程写入状态时，会有较大的读取电流流过PMOS访问晶体管210；同时，当记忆体细胞200之前为擦除状态时，会有较小的读取电流流过PMOS访问晶体管210，从而能够根据流过PMOS访问晶体管210电流的大小能确定记忆体细胞200的存储状态。导电字线电极WL1加载1V电压或一些小的正电压，在正常的读取操作时，从而能关闭第四记忆体细胞400的第四PMOS访问晶体管410及第五记忆体细胞500的第五PMOS访问晶体管510。为防止电流流入导电位线电极BL0、BL1，通过关闭第四PMOS访问晶体管410及第五记忆体细胞500的第五PMOS访问晶体管510防止对记忆体细胞200的干扰，同时第三记忆体细胞300也不会影响记忆体细胞200的读取信号干扰。

如图3所示：为本实用新型由若干行记忆体细胞群组与列记忆体细胞群组构成的非挥发性记忆体阵列的使用连接状态图。其中，每个行记忆体细胞群组与列记忆体细胞群组内均包括若干记忆体细胞200。为了能够使得行记忆体细胞群组与列记忆体细胞群组相互连接成所需的非挥发性记忆体细胞阵列，其中，行记忆体细胞群组中对应NMOS控制电容220的NMOS控制电容源极区206、NMOS控制电容漏极区209均与相应的导电字线电极WL相连；列记忆体细胞群组中对应NMOS控制电容220的第二P型区域205均与导电字线WLPW相连；列记忆体细胞群组中对应PMOS访问晶体管210的PMOS访问晶体管源极区213均与相应的导电位线电极BL，列记忆体细胞群组中对应PMOS访问晶体管210的PMOS访问晶体管漏极区221均与相应的导电位线电极BY相连；列记忆体细胞群组中对应PMOS访问晶体管210的第一N型区域202均与导电位线N阱电极BLNW相连；列记忆体细胞群组中对应NMOS编程晶体管230的NMOS编程晶体管源极区224、NMOS编程晶体管漏极区227及第三P型区域231均与相应的导电编程线电极P相连，以连接成所需的非挥发性记忆体阵列。经过上述连接后，非挥发性记忆体阵列中包括m+1个导电字线电极WL，n+1个导电字线WLPW，n+1个导电位线N阱电极BLNW，n+1个导电编程线电极、n+1个导电位线电极BL与导电位线电极BY。

在对图3中的非挥发性记忆体阵列进行操作时，一般先要选取非挥发记忆体阵列内的一个记忆体细胞200，然后对记忆体细胞200进行所需的数据写入、数据读取及数据擦除操作；通过选取不同记忆体细胞200并进行相应的操作，完成对非挥发性记忆体阵列的操作。因此，所述非挥发性记忆体阵列的操作方法包括：

选取行记忆体细胞群组与相应列记忆体细胞群组交叉确定的记忆体细胞200，并将第一操作偏压、第二操作偏压、第三操作偏压、第四操作偏压、第五操作偏压及第六操作偏压分别施加在与所述交叉确定记忆体细胞200相连的导电字线电极WL、导电字线WLPW，导电位线电极BL、导电位线电极BY、导电位线N阱电极BLNW及导电编程线电极P上，且将半导体基板201置位第七操作偏压；一般地，第七操作偏压始终为0V。

将第八操作偏压、第九操作偏压、第十操作偏压、第十一操作偏压、第十二操作偏压及第十三操作偏压分别施加在非挥发性记忆体阵列中除与上述交叉确定记忆体细胞200相连的导电字线电极WL、导电字线WLPW，导电位线电极BL、导电位线电极BY、导电位线N阱电极BLNW及导电编程线电极P上，且第十二操作偏压与第五操作偏压始终保持相等，即非挥发性记忆体阵列中所有的导电位线N阱电极BLNW的电压始终保持一致；

当第一操作偏压、第二操作偏压、第三操作偏压、第四操作偏压、第五操作偏压及第六操作偏压对应配合，使得交叉确定记忆体细胞200内达到FN隧道效应所需的电压，且第八操作偏压、第九操作偏压、第十操作偏压、第十一操作偏压、第十二操作偏压及第十三操作偏压对应配合，使得非挥发性记忆体内其余记忆体细胞200的电压与所需的FN隧道效应电压不匹配时，以能向所述交叉确定的记忆体细胞200内写入所需的数据，实现对非挥发性记忆体阵列的数据写入操作；

当第一操作偏压、第二操作偏压、第三操作偏压、第四操作偏压、第五操作偏压及第六操作偏压对应配合，以能测定流过所述交叉确定记忆体细胞200的PMOS访问晶体管210的电流值，且第八操作偏压、第九操作偏压、第十操作偏压、第十一操作偏压、第十二操作偏压及第十三操作偏压对应配合，关断非挥发性记忆体阵列内除交叉确定记忆体细胞200的PMOS访问晶体管210以外电流值的输出，以读取所述交叉确定记忆体细胞200的存储状态，实现对非挥发性记忆体阵列的数据读取操作；

当第一操作偏压、第二操作偏压、第三操作偏压、第四操作偏压、第五操作偏压及第六操作偏压对应配合，以使得所述交叉记忆体细胞200内浮栅电极216与第三P型区域231间的电压差与所需的擦除电压差匹配，且第八操作偏压、第九操作偏压、第十操作偏压、第十一操作偏压、第十二操作偏压及第十三操作偏压对应配合，使得非挥发性记忆体内其余的记忆体细胞200内浮栅电极216与第三P型区域231间的电压差与所需的擦除电压差不匹配时，以能擦除所述交叉确定的记忆体细胞200对应浮栅电极216内的数据，实现对非挥发性记忆体阵列的数据擦除操作。

具体地，根据上述对单个记忆体细胞200与对2×2阵列的操作过程可知，当对行记忆体细胞群组与列记忆体细胞群组交叉确定的记忆体细胞200数据写入操作时，第一操作偏压为5V，第二操作偏压为0V，第三操作偏压及第四操作偏压为将导电位线电极BL、导电位线电极BY悬置时的电压，第五操作偏压为0V，第六操作偏压为-5V，以使得交叉确定记忆体细胞200内浮栅电极216与第三P型区域231间的电压差与所需的FN隧道效应电压相一致，所述FN隧道效应的电压差为9～10V；

同时，第八操作偏压为0V，第十操作偏压及第十一操作偏压为将相应导电位线电极BL、导电位线电极BY悬置时的电压，第十三操作偏压为5V，以使得其余记忆体细胞200内浮栅电极216与第三P型区域231间的电压差与所需FN隧道效应的电压不匹配，其余记忆体细胞200不会被写入数据，避免相互干扰。

当对行记忆体细胞群组与列记忆体细胞群组交叉确定的记忆体细胞200数据读取操作时，第一操作偏压为-1V，第二操作偏压为0V，第三操作偏压及第四操作偏压均为0.5V，第五操作偏压为0.5V，第六操作偏压为0V，以能测定流过交叉确定记忆体细胞200的PMOS访问晶体管210的电流值；

同时，第八操作偏压为不大于1V的正电压，第九操作偏压为-1V，第十操作偏压及第十一操作偏压为0V，第十三操作偏压为0V，以关断非挥发性记忆体阵列内其余记忆体细胞200的PMOS访问晶体管210的电流输出。

当对行记忆体细胞群组与列记忆体细胞群组交叉确定的记忆体细胞200数据擦除时，第一操作偏压为-5V，第二操作偏压为-5V，第三操作偏压及第四操作偏压为将相应导电位线电极BL、导电位线电极BY悬置时的电压，第五操作偏压为5V，第六操作偏压为5V，以使得交叉确定记忆体细胞200内浮栅电极216与第三P型区域231间的电压差与所需的擦除电压相一致，所述浮栅电极216与第三P型区域231间的电压差为-9～-10V；

同时，第八操作偏压为0V，第九操作偏压为-5V，第十操作偏压及第十一操作偏压为将导电位线电极BL、导电位线电极BY悬置时的电压，第十二操作偏压为5V，第十三操作偏压为0V，以使得非挥发性记忆体阵列内其余记忆体细胞200内浮栅电极216与第三P型区域231间的电压差与所需的擦除电压不匹配。

本实用新型非挥发性记忆体阵列包括若干行记忆体细胞群组与列记忆体细胞群组，行记忆体细胞群组与列记忆体细胞群组内均包含若干记忆体细胞200，并通过相应的导电字线电极WL、导电位线电极BL、导电位线电极BY、导电编程线电极P、导电字线WLPW及导电位线N阱电极BLNW连接成一体；记忆体细胞包括PMOS访问晶体管210、NMOS控制电容220及NMOS编程晶体管230；当施加相应的电压，使得记忆体细胞200内浮栅电极216与第三P型区域231电压达到FN隧道效应电压时，能够对记忆体细胞200写入数据；当浮栅电极216与第三P型区域231间的电压与擦除电压差相一致时，能够将记忆体细胞200内的数据擦除，当通过读取PMOS访问晶体管210的电流值，能够判断记忆体细胞200的存储状态；从而能实现对非挥发性记忆体阵列的操作，结构紧凑，能与CMOS工艺兼容，降低芯片成本，安全可靠。

Claims (5)

1.一种与CMOS逻辑工艺兼容的非挥发性记忆体阵列，其特征是：包括由若干记忆体细胞（200）组成的行记忆体细胞群组及列记忆体细胞群组；记忆体细胞（200）位于所述半导体基板（201）内的上部，所述记忆体细胞（200）包括PMOS访问晶体管（210）、NMOS编程晶体管（230）及NMOS控制电容（220）；所述PMOS访问晶体管（210）、NMOS编程晶体管（230）与NMOS控制电容（220）间通过半导体基板（201）内的领域介质区域（214）相互隔离；所述记忆体细胞（200）通过半导体基板（201）内的第二N型区域（203）及所述第二N型区域（203）上方的第三N型区域（204）与半导体基板（201）隔离；半导体基板（201）的表面上淀积有栅介质层（215），所述栅介质层（215）上设有浮栅电极（216），所述浮栅电极（216）覆盖并贯穿PMOS访问晶体管（210）、NMOS编程晶体管（230）及NMOS控制电容（220）上方对应的栅介质层（215），浮栅电极（216）的两侧淀积有侧面保护层（217），所述侧面保护层（217）覆盖浮栅电极（216）侧壁；

行记忆体细胞群组中对应NMOS控制电容（220）的NMOS控制电容源极区（206）、NMOS控制电容漏极区（209）均与相应的导电字线电极WL相连；列记忆体细胞群组中对应NMOS控制电容（220）的第二P型区域（205）均与导电字线WLPW相连；列记忆体细胞群组中对应PMOS访问晶体管（210）的PMOS访问晶体管源极区（213）均与相应的导电位线电极BL，列记忆体细胞群组中对应PMOS访问晶体管（210）的PMOS访问晶体管漏极区（221）均与相应的导电位线电极BY相连；列记忆体细胞群组中对应PMOS访问晶体管（210）的第一N型区域（202）均与导电位线N阱电极BLNW相连；列记忆体细胞群组中对应NMOS编程晶体管（230）的NMOS编程晶体管源极区（224）、NMOS编程晶体管漏极区（227）及第三P型区域（231）均与相应的导电编程线电极P相连，以连接成所需的非挥发性记忆体阵列。

2.根据权利要求1所述的与CMOS逻辑工艺兼容的非挥发性记忆体阵列，其特征是：所述半导体基板（201）为P型导电类型基板，所述半导体基板（201）的材料包括硅。

3.根据权利要求1所述的与CMOS逻辑工艺兼容的非挥发性记忆体阵列，其特征是：所述栅介质层（215）的材料包括二氧化硅。

4.根据权利要求1所述的与CMOS逻辑工艺兼容的非挥发性记忆体阵列，其特征是：所述浮栅电极（216）的包括导电多晶硅。

5.根据权利要求1所述的与CMOS逻辑工艺兼容的非挥发性记忆体阵列，其特征是：所述侧面保护层（217）为氮化硅或二氧化硅。

Images