CN202168067U - 一种采样保持电路 - Google Patents

Abstract

公开了一种采样保持电路。根据本实用新型一个实施例的采样保持电路包括：第一比较器，其第一输入端接收输入信号，第二输入端接收输出信号，输出端输出作为输入信号与输出信号的比较结果的进位信号；逻辑电路，其第一输入端耦接到第一比较器的输出端其输出端输出数据信号；数模转换器，耦接到逻辑电路的输出端，将所述数据信号转换成所述输出信号。本实用新型实施例的采样保持方法可以及时、准确的对信号信息进行采样。

Description

一种采样保持电路

技术领域

本实用新型的实施例涉及电子电路，更具体但是并非排它地涉及一种采样保持电路。

背景技术

电路系统中，通常需要获取一些信号的幅值信息，尤其是峰值/振幅信息。图1示出了一种峰值采样保持电路100，用以获取信号V_IN的峰值信息，并将该信息输出为V_OUT。电路100包括：电源信号V_CC，地信号V_GND；PMOS器件P1的源端耦接至电源信号V_CC，漏极耦接至输出信号V_OUT；采样保持电容C1耦接于输出信号V_OUT和V_GND之间，用以保持输出信号V_OUT；放大器/比较器101，其正端耦接至输入信号V_IN，负端耦接至输出信号V_OUT。

系统100的工作原理如下：1)当输出信号V_OUT的小于输入信号V_IN时，放大器/比较器101的正端电压低于负端电压，其输出端为较低电平。PMOS器件P1导通，电源V_CC开始对电容充电，直至V_OUT和V_IN基本相等。如果V_IN增大，V_OUT将跟随增大；2)当输入信号V_IN变小或保持不变时，由于没有放电电路，V_OUT将保持不变。因此，输出信号V_OUT包含了输入信号V_IN的峰值信息。但是，众所周知，MOS器件的特殊结构会使得MOS器件产生漏电流。如图所示的PMOS器件P1，在其源极和漏极之间存在反向偏置(阴极耦接至高电位V_CC，阳极耦接至低电位V_OUT)的寄生二极管D1。由于二极管不能达到理想的截止特性，V_CC将通过二极管D1从对C1充电。假定C1为100pF，漏电流为1nA，经过20ms后，V_OUT电压将升高0.2V。在绝大多数系统中，这种因为漏电流产生的输出电压增大是不可接受的。

需要提供更好的系统/方法，对信号进行采样保持，

实用新型内容

考虑到现有技术中的一个或多个问题，本实用新型的目的是提供一种采样保持电路及其方法。

为此，本实用新型的实施例提供了一种采样保持电路，其特征在于，包括：第一比较器，其第一输入端接收输入信号，第二输入端接收输出信号，输出端输出作为输入信号与输出信号的比较结果的进位信号；逻辑电路，其第一输入端耦接到第一比较器的输出端其输出端输出数据信号；数模转换器，耦接到逻辑电路的输出端，将所述数据信号转换成所述输出信号。

根据本实用新型的实施例，所述逻辑电路具备第二输入端，从外部接收时钟信号。

根据本实用新型的实施例，采样保持电路还包括第二比较器，其第一输入端接收所述输入信号，第二输入端接收所述输出信号，其输出端耦接到逻辑电路的第二输入端。

根据本实用新型的实施例，所述逻辑电路包括：门电路，其第一输入端耦接到第一比较器的输出端，第二输入端耦接到时钟信号，算术单元，其第一输入端耦接到门电路的输出端，其输出端耦接到所述模数转换器。

根据本实用新型的实施例，所述逻辑电路包括：门电路，其第一输入端耦接到第一比较其的输出端，第二输入端耦接到时钟信号，算术单元，其第一输入端耦接到门电路的输出端，第二输入端耦接到第二比较器的输出端，其输出端耦接到所述模数转换器。

根据本实用新型的实施例，采样保持电路还包括计数器，其输入端耦接到所述时钟信号，输出端耦接到所述逻辑电路的第三输入端。

根据本实用新型的实施例，所述逻辑电路包括：门电路，其第一输入端耦接到第一比较器的输出端，第二输入端耦接到时钟信号，算术单元，其第一输入端耦接到门电路的输出端，第三输入端耦接到所述计数器的输出端，其输出端耦接到所述模数转换器。

根据本实用新型的实施例，采样保持电路还包括：第三比较器，其第一输入端接收输入信号，第二输入端接收参考信号，输出端输出比较结果；计数器，其输入端耦接到所述第三比较器的输出端，输出端耦接到所述逻辑电路的第三输入端；其中，所述数模转换器在另一输出端所述参考信号。

根据本实用新型的实施例，所述逻辑电路包括：门电路，其第一输入端耦接到第一比较器的输出端，第二输入端耦接到时钟信号，算术单元，其第一输入端耦接到门电路的输出端，第三输入端耦接到所述计数器的输出端，其输出端耦接到所述模数转换器。

根据本实用新型的实施例，所述门电路为与门电路或者或门电路。

本实用新型实施例的采样保持方法可以及时、准确的对信号信息进行采样。例如，能够对峰值信息进行采样保持。

附图说明

本实用新型将通过例子并参照附图的方式说明，其中：

图1示出一种现有的采样保持电路，

图2A示出一款根据本实用新型的一个实施例的采样保持电路的示意图，

图2B示出算术单元204的一款实施例，

图3示出一款根据本实用新型一个实施例的采样保持电路的示意图，

图4示出一款根据本实用新型一个实施例的采样保持电路的示意图，

图5示出一款根据本实用新型一个实施例的采样保持电路的示意图，

图6示出一个半波信号及其产生的方波信号。

具体实施方式

在下文所述的特定实施例代表本实用新型的示例性实施例，并且本质上仅为示例说明而非限制。在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本实用新型的至少一个实施例中。术语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

下面将参考附图详细说明本实用新型的具体实施方式。贯穿所有附图相同的附图标记表示相同的部件或特征。

图2A示出了根据本实用新型一个实施例的采样保持电路的示意性方框图。如图2A所示，电路200包括：信号输入端，提供模拟的输入信号V_IN；信号输出端，提供模拟的输出信号V_OUT；控制电路2001，接收所述输入信号V_IN和所述输出信号V_OUT，输出数据信号207；数模转换电路205，将所述数据信号207转换为所述输出信号V_OUT。

在一个实施例中，控制电路2001，包括第一比较器201，其两个输入端分别接收输入信号V_IN和输出信号V_OUT，将所述输入信号V_IN和所述输出信号V_OUT比较，输出进位信号206；逻辑电路202，在其一个输入端接收所述进位信号206，在输出端输出数据信号207。在一个实施例中，电路200还包括，时钟信号输入端，接收时钟信号CLK；在其他的实施例中，时钟信号可以由控制电路2001或者控制电路的一部分逻辑电路202产生，从而不需要外部电路提供时钟信号。

在图2A示出的实施例中，逻辑电路202可以包括与门电路203和算术单元204。进位信号206和时钟信号CLK分别耦接至与门电路203的两个输入端，当进位信号206为高电平时，与门电路203的输出208为第二时钟信号。当进位信号206为低电平时，时钟信号CLK被屏蔽，与门电路203的输出208保持低电平。在其他的实施例中，进位信号206可以通过其他方法屏蔽时钟信号，或者使能/不使能振荡器从而屏蔽时钟信号。各种可以使时钟信号不对后级产生影响的方法都可以认为是屏蔽。

图2A中各个单元之间是耦接关系，耦接表示各单元可以是直接相连接，可以是通过其他反相器、导线、逻辑门、传输门、触发器、门电路等间接连接。还可以通过其他的功能单元，逻辑单元算术单元等相连。除非有特殊性说明或者排除性说明，实线的连接并不仅仅表示直接相连，也表示耦接关系。

假定在某初始时刻，V_OUT为一个小于V_IN的较低电位。第一比较器201的负端电位将低于其正端电位，比较器201的输出，即进位信号206为高电平。在高电平的作用下，与门203的输出208的输出为第二时钟信。

虽然本实施例给出的比较器201的正端连接至V_IN，负端连接至V_OUT。但是，在另外一个实施例中可以把正端连接至V_OUT，负端连结至V_IN。此时，当V_OUT小于V_IN时，输出将保持低电平。相应的需要将与门203替换为一个或门电路。这些替换，对于本领域技术人员而言是等同的，没有脱离本实用新型的保护范围。

系统200通过进位信号206的高低电平控制与门203，从而控制逻辑电路202。在另外一个实施例中，可以使用上升沿或者下降沿控制逻辑电路202。

算术单元204在第二时钟信号的作用下，开始进位。图2B示出了一个3字节的算术单元204的实施例。算术单元204包括三个串联的D触发器2401，2402和2403。D触发器可以在时钟信号(C端)的上升沿，将D端的信号传输至Q端。NQ为Q端的反相端，即当Q为零，NQ为1，反之依然。每个触发器2401～2403的NQ耦接至其D端。D触发器2401、2402、2403的C端分别耦接至时钟信号Q0(即与门203的输出，204的C端)，2401的NQ端和2402的NQ端；D触发器2401、2402、2403的Q端的信号分别定义为信号Q1、Q2和Q3。在一个实施例中，信号Q3、Q2和Q1的输出组成的数字串构成了数据信号207(即204的O端)，例如数据信号000表示Q3、Q2和Q1的输出都为0，数据信号100表示Q3、Q2和Q1的输出分别为1、0和0。在一个实施例中数据信号还可以使用4位、5位或者更多位数的系统。在其他的实施例中，还可以用其他的表示方式，比如使用信号的密度(例如，单位时间中逻辑电平的数目)、高低等来表示数据信号。

系统初始的T0时刻，信号Q3、Q2和Q1均保持低电平，数据信号为000。相应的D触发器2401的NQ端和D端为高电平，T1时刻，在Q0的上升沿，D触发器2401将D端的高电平传输至其Q端，即D触发器2401的Q端输出高电平并保持，NQ输出低电平并保持。而D触发器2402、2403的Q端保持不变，即数据信号由000变为001，这种变化定义为进位。在Q0的下一个上升沿，即T2时刻，D触发器2401将D端的低电平传输至Q端。相应地，D触发器2401的NQ端由低电平变为高电平，D触发器2402在此上升沿的作用下，将把D触发器2402的D端的高电平传输至D触发器2402的Q端，而D触发器2403的Q端保持不变，即数据信号由001进位为010并保持。同样，T3～T7时刻，数据信号由010逐步进位为111。在另外一个实施例中，进位并非一定必须是逐位进位，例如也可以由000直接进位位010，而不必一定要由000进位位001再进位位010。

在其他的实施例中，可以对D触发器增加其他功能比如增加置位端R，用以重设系统的输出。比如，当R为高电平时，所有输出保持低电平；R为低电平时，系统按照如图2A所示实施例的方式进位。

在其他的实施例中还可以使用RS触发器，T触发器等其他功能单元实现算术单元。本实用新型的实施例没有必要穷举逻辑单元202和算术单元204的各种实现方式。本实用新型的实施例采用的控制电路、逻辑电路、算术单元都是简单的，常用的电路或者单元，本领域技术人员可以在本实用新型实施例的教导下轻易掌握并替换这些单元。特别是随着数字设计软件和数字设计语言的发展，比如在VHDL(Very-High-Speed Integrated Circuit HardwareDescription Language，即超高速集成电路硬件描述语言)和Verilog HDL(hardware description language，即硬件描述语言)，本领域技术人员将逻辑电路要完成的功能用上述语言描述后，就可以自动生成对应的电路。为此，在以下的描述中，没有必要详细介绍如何实现加速进位、退位操作等，对其作出功能性的介绍即可。

综上所述，算术单元204要完成的功能是，在第二时钟信号的作用下，将数据信号207进位。在一个实施例中，丢失第二时钟信号后(输出208保持为高或者低)，数据信号207将保持不变。

数模转换电路205，将数据信号转为为模拟信号输出为V_OUT。数模转换电路已经为本领域技术人员所熟悉，可以选择不同位数的数模转换电路得到模拟信号。选用的位数多时，可以获得高精度，但是成本大。

本实用新型实施例所述的控制电路、逻辑电路、数模转化电路可以是具体的电路结构，也可以理解为根据本领域技术人员的通常理解做出的功能性划分。在理解为功能性划分的情况下，本领域的技术人员可以根据说明书的教导进行其他划分，例如将数模转化电路作为控制电路的一部分而集成于一起，而宣称不具有数模转换电路。这些等同的替换、集成、划分都是不脱离本实用新型保护范围的。

随着数据信号207的进位，输出信号V_OUT逐渐变大。当V_OUT等于V_IN时，比较器201的输出翻转为低电平。这个低电平将使得与门电路203输出恒定的低电平，即屏蔽时钟信号，进而使得算术逻辑单元停止进位。由于比较器201并非理想比较器，可能存在随机的失调电压，逻辑电路可能会当V_OUT大于或者小于V_IN时停止进位，这也是不脱离本实用新型的保护范围。在进位过程中，如果V_IN突然减小，导致当V_OUT大于V_IN，也会使得控制电路2001停止进位。

综上所述，当输出信号V_OUT等于或者大于所述输入信号V_IN时，所述数据信号207停止进位；本领域的普通技术人员，将上述功能写入数字语言就可以得到合适的电路。

通过上述分析，可以发现，在一个实施例中，进位是逐步进行的，每个时钟周期只能进一步。为了获取较高的分辨率(精度)，可能选用八位的数模转换电路。此时，从00000000升高到11111111需要2⁸个时钟周期，在多数系统用，需要更加优化的电路系统解决速度问题。

图3示出了根据本实用新型一个实施例的采样保持电路的示意性方框图，相同的部件或特征用相同的附图标记表示。电路300另外具有，

第二比较器301，其第一输入端通过一电压源V1耦接至输入信号V_IN，第二输入端耦接至输出信号V_OUT。在一个实施例中，V1表示比较器的第一端与输入信号V_IN之间有一个电压差，即比较器的正端电压低于输入电压一个恒定值V_OS，这个电压称为第一电压差。在一个实施例中，第一电压差可以通过将电流流过一个电阻产生。相应地，比较器的第一端的电压称为第一输入电压，且输入电压等于第一输入电压加上第一电压差。当输出信号低于第一输入信号时，表示输出信号需要多个时钟周期才能达到其最终输出值。此时，第二比较器301的输出信号303，即加速信号为高电平，输出到逻辑电路302的第二输入端，加速进位。

逻辑电路302接收到加速信号303后将加速进位。在一个实施例中，加速进位可以是一次进八位，比如，对于五位系统中，可以在一个时钟周期内从00000进位为00100；可以进四位，以在一个时钟周期内从00000进位为00010。在其他实施例中可以选择其他加速进位位数。

随着输出电压V_OUT的升高，当输出电压V_OUT超过第一输入信号后，比较器302将的输出翻转为低电平，即加速信号为低。系统300将按照如图2A所示系统的模式继续进位。在另外一个实施例中，可以在加速信号为低电平时加速进位，即低电平有效。在一个实施例中，进位可以是逐步的，即由00100进位位00101。加速进位，即表示进位速速快于加速信号无效时的进位。

第一电压差可以根据加速进位的位数和每一位代表的模拟电压选择，比如每进一位，输出信号V_OUT升高0.1V，加速进位时，每次进八位，即0.8V，则可以选择2V作为第一电压差，即当输出电压距峰值超过2V时，每个时钟周期进0.8V，当输出信号距峰值2V以内时，每个时钟周期进0.1V。

在一个实施例中，第一电压差可以集成于比较器的输入级上，从而不需要使用额外的电路。比如，将比较器输入差分对的器件尺寸大小不一或者其他手段，从而使比较器翻转电压不是第二端电压和第一端电压相等，而是相差一个固定数值(第一电压差)。这样，其第一端就可以直接耦接至输入信号V_IN，当输出信号V_OUT距输入信号第一输入电压差时，比较器301会产生翻转。

同样，还可以在在输出信号V_OUT上叠加一个电压差，当输出信号V_OUT大于输入信号V_IN一个一个特定电压差的，加速信号有效。这些根据本实用新型精神得到的等同替换，都是在本实用新型的保护范围以内。输出信号小于输入信号第一电压差时加速进位，都应该视为本实用新型保护的范围以内。

输入信号V_IN的峰值被保存后，即使输入信号V_IN发生变化，输出信号V_OUT也不发生变化，其保存的是很旧的峰值信息。但是，对于一些系统，他们通常需要每个一个时间定时刷新，即获取某个时间点或者时间段内的峰值信息。

图4示出了根据本实用新型一个实施例的采样保持电路的示意性方框图400。相同的部件或特征用相同的附图标记表示。电路400是对系统200做出的改进，该改进同时可以适用于系统300。电路400还具有，

计数电路401，输入端耦接到时钟信号CLK，输出端耦接到逻辑电路404的另一输入端，该电路可以定时或者不定时发出一个退位信号；逻辑电路404接受到退位信号后，将数据信号退位，比如从11111变为11110，也可以一次退2位，比如从11111退位为11101，还可以一次退更多位。退位后，输出信号V_OUT相应的减小。第一比较器201将输出信号V_OUT和输入信号V_IN做比较，如果输出信号V_OUT小于输入信号V_IN，比较器201发出进位信号，逻辑电路进位，输出信号V_OUT增大。如果输出信号V_OUT等于或者大于输入信号V_IN，第一比较器201的输出保持低电平，逻辑电路不进位，等待下一次退位信号。

在一个实施例中，计数电路401可以自动产生退位信号；在另外一个实施例中，计数电路401耦接至时钟信号CLK，通过对时钟信号的处理，比如分频，产生退位信号(即退位信号基于时钟信号)。在一些应用中，为了获得尽可能快的进位速度，时钟信号的频率会比较高，比如1Mhz。而，系统可能会每隔几十毫秒，甚至几秒才退位一次。

同时，一般而言，退位信号的频率一旦设定，很难更改。在一些应用中，更希望根据不同的输入信号，选择不同的退位频率。

图5示出了根据本实用新型的一个实施例的采样保持电路的示意性方框图，系统500还具有，

数模转换电路505，提供输出信号和输出参考信号V_REF。在一个事实例中，输出参考信号可以是输出信号的50％。

第三比较器501，其输出端分别耦接至输入信号V_IN和输出参考信号V_REF，输出方波信号502并发送至计时电路401。

系统500所示的可以用于输入信号包含波动信号的系统。波动表示输入信号可以是在整个时间内不停的波动，也可以是在某个时间段内波动。波动既可以是周期性的，可以是是随机的。其幅值就可以不变，也可以变化。

在一个实施例中，输入信号V_IN可以是周期性变化的信号，例如周期性变化的正弦波，三角波，半波正弦等，且其幅值就可以不变也可以变化。周期性变化就可以是整个时间段的周期性变化，也可以是某个时间段的周期性变化。图6示出一个以2倍工频(电网频率)周期性变化的半波正弦输入信号信号，如所示，当输入信号和输出参考信号相等时，比较器就会发生一次翻转，产生一个方波信号，并将此信号传送给计时电路401。

计时电路401的处理可以包括分频等。分频后，输出信号的频率是信号的2倍，3倍等整数倍。计时电路401的输出就是退位信号403，即退位信号基于方波信号。逻辑电路502和算术单元504接收到退位信号后，将对数据信号207进行退位操作。

本实用新型的实施例以峰值采样进行说明，但该实施例同样可以用于采样次高值，谷值信息等。

由于数字电路设计的多样性，本实用新型的实施例没有一一列举采用的逻辑电路202、302、402和502的具体实现方式。同时由于数字设计语言和软件的帮助下，本领域技术人员可以在说明书的教导下，轻易的实现加速进位，退位功能，因此没有必要介绍其详细电路。

尽管本实用新型已经结合其具体示例性实施方式进行了描述，很显然的是，多种备选、修改和变形对于本领域技术人员是显而易见的。由此，在此阐明的本实用新型的示例性实施方式是示意性的而并非限制性。可以在不脱离本实用新型的精神和范围的情况下作出修改。

在本公开内容中所使用的量词“一个”、“一种”等不排除复数。文中的“第一”、“第二”等仅表示在实施例的描述中出现的先后顺序，以便于区分类似部件。“第一”、“第二”在权利要求书中的出现仅为了便于对权利要求的快速理解而不是为了对其进行限制。权利要求书中的任何附图标记都不应解释为对范围的限制。

Claims (10)

1.一种采样保持电路，其特征在于，包括：

第一比较器，其第一输入端接收输入信号，第二输入端接收输出信号，输出端输出作为输入信号与输出信号的比较结果的进位信号；

逻辑电路，其第一输入端耦接到第一比较器的输出端，其输出端输出数据信号；

数模转换器，耦接到逻辑电路的输出端，将所述数据信号转换成所述输出信号。

2.如权利要求1所述的采样保持电路，其特征在于，所述逻辑电路具备第二输入端，从外部接收时钟信号。

3.如权利要求1所述的采样保持电路，其特征在于，还包括第二比较器，其第一输入端接收所述输入信号，第二输入端接收所述输出信号，其输出端耦接到逻辑电路的第二输入端。

4.如权利要求1所述的采样保持电路，其特征在于，所述逻辑电路包括：

门电路，其第一输入端耦接到第一比较器的输出端，第二输入端耦接到时钟信号，

算术单元，其第一输入端耦接到门电路的输出端，其输出端耦接到所述模数转换器。

5.如权利要求3所述的采样保持电路，其特征在于，所述逻辑电路包括：

门电路，其第一输入端耦接到第一比较其的输出端，第二输入端耦接到时钟信号，

算术单元，其第一输入端耦接到门电路的输出端，第二输入端耦接到第二比较器的输出端，其输出端耦接到所述模数转换器。

6.如权利要求2所述的采样保持电路，其特征在于，还包括计数器，其输入端耦接到所述时钟信号，输出端耦接到所述逻辑电路的第三输入端。

7.如权利要求6所述的采样保持电路，其特征在于，所述逻辑电路包括：

门电路，其第一输入端耦接到第一比较器的输出端，第二输入端耦接到时钟信号，

算术单元，其第一输入端耦接到门电路的输出端，第三输入端耦接到所述计数器的输出端，其输出端耦接到所述模数转换器。

8.如权利要求1所述的采样保持电路，其特征在于，还包括：

第三比较器，其第一输入端接收输入信号，第二输入端接收参考信号，输出端输出比较结果；

计数器，其输入端耦接到所述第三比较器的输出端，输出端耦接到所述逻辑电路的第三输入端；

其中，所述数模转换器在另一输出端所述参考信号。

9.如权利要求8所述的采样保持电路，其特征在于，所述逻辑电路包括：

门电路，其第一输入端耦接到第一比较器的输出端，第二输入端耦接到时钟信号，

算术单元，其第一输入端耦接到门电路的输出端，第三输入端耦接到所述计数器的输出端，其输出端耦接到所述模数转换器。

10.如权利要求4、5、7和9之一所述的采样保持电路，所述门电路为与门电路或者或门电路。

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