CN201994074U - 一种产生dram内部写时钟的电路 - Google Patents
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Abstract
本实用新型提供一种产生DRAM内部写时钟的电路，包括时钟信号线CLK、延时锁相电路DLL、读写控制器、离线驱动调整器OCD和锁存器DQ Latch；所述时钟信号线CLK、延时锁相电路DLL、离线驱动调整器OCD和锁存器DQLatch依次电性连接，所述读写控制器连接延时锁相电路DLL和离线驱动调整器OCD。本实用新型利用已有的时序校正电路产生与外部时钟完全一致的内部时钟作为内存写指令的参考信号；进而缩减输入端口数量，同时简化系统写操作的时序要求；能够缩减2-4个信号通路，对外部系统仅仅需要提供与系统时钟对应的数据就能满足内存的写时序要求。
Description
【技术领域】
本实用新型涉及动态随机存取存储器(Dynamic Random AccessMemory，DRAM)技术领域，特别涉及一种产生DRAM内部写时钟的电路。
【背景技术】
在高速DRAM中，数据通路上的速率是外部总线时钟频率的2倍，为了方便数据捕捉，往往会提供一组额外的数据时钟，在进行写操作的时候，需要保证该数据时钟与数据信号具有完全固定的建立保持时间。
请参阅图1所示，为正常写操作的时序图，定义了写数据与其时钟的建立保持时间tDS、tDH，同时也定义了写时钟与外部时钟的时序关系tDQSS。
随着内存操作中越来越宽的数据位数，系统需要越来越宽的数据通路，越来越复杂的操作指令。对于频道的缩减，和指令的简化成为提高系统工作效率的有效方式。
【实用新型内容】
本实用新型的目的是提供一种产生DRAM内部写时钟的电路，其能够通过内部产生写时钟信号来缩减输入端口数量，同时简化系统写操作的时序要求。
为了实现上述目的，本实用新型采用如下技术方案：
一种产生DRAM内部写时钟的电路，包括时钟信号线CLK、延时锁相电路DLL、读写控制器、离线驱动调整器OCD和锁存器DQLatch；所述时钟信号线CLK、延时锁相电路DLL、离线驱动调整器OCD和锁存器DQ Latch依次电性连接，所述读写控制器连接延时锁相电路DLL和离线驱动调整器OCD。
所述电路还包括第一接收放大器RCV，所述第一接收放大器RCV电性连接所述时钟信号线CLK和延时锁相电路DLL。
所述电路还包括第二接收放大器RCV，所述第二接收放大器RCV连接所述离线驱动调整器OCD和锁存器DQ Latch。
所述电路还包括第三接收放大器RCV和数据总线DQ，所述数据总线DQ、第三接收放大器RCV和锁存器DQ Latch依次连接。
所述读写控制器为控制所述离线驱动调整器开、关的控制器。
与现有技术相比，本实用新型具有以下优点：本实用新型利用已有的时序校正电路产生与外部时钟完全一致的内部时钟作为内存写指令的参考信号；进而缩减输入端口数量，同时简化系统写操作的时序要求；能够缩减2-4个信号通路，对外部系统仅仅需要提供与系统时钟对应的数据就能满足内存的写时序要求。
【附图说明】
图1为正常写操作的时序图；
图2为本实用新型产生DRAM内部写时钟的电路结构图；
图3为内部写时钟控制写操作时序图。
【具体实施方式】
下面结合附图对本实用新型做进一步详细描述。
请参阅图2所示，本实用新型利用已有的时序校正电路产生与外部时钟完全一致的内部时钟作为内存写指令的参考信号。
本实用新型通过复用读操作通路的读数据时钟输出信号DQS，作为输入数据通路的写时钟信号。由于内存芯片内部DLL(Delay-Locked Loop，延时锁相回路)能够产生非常精确的与外部时钟CLK同步的读时钟DQS，以此作为写操作的时钟信号完全可以满足芯片的写操作要求。从而外部控制电路只需要保证数据与外部时钟满足一定的时序要求即可。
请参阅图2所示，本实用新型一种产生DRAM内部写时钟的电路，包括时钟信号线CLK、第一接收放大器RCV1、延时锁相电路DLL、读写控制器、离线驱动调整器OCD、第二接收放大器RCV2、锁存器DQ Latch、第三接收放大器RCV3、数据总线DQ；时钟信号线CLK、第一接收放大器RCV1、延时锁相电路DLL、离线驱动调整器OCD依次连接，延时锁相电路DLL连接读写控制器，读写控制器连接离线驱动调整器OCD，离线驱动调整器OCD、第二接收放大器RCV2、锁存器DQ Latch依次连接，数据总线DQ、第三接收放大器RCV3、锁存器DQ Latch依次连接。时钟信号线CLK的时钟信号进过第一接收放大器RCV1进入延时锁相电路DLL，延时锁相电路DLL对时钟信号进行延时锁相产生与时钟信号同步的信号，延时锁相电路DLL产生的延时时钟信号输入离线驱动调整器OCD和读写控制器中，读写控制器控制OCD的开/关，离线驱动调整器OCD输出地信号输入第二接收放大器RCV2中进行放大，第二接收放大器RCV2的输出信号输入锁存器DQ Latch中以控制写操作。
请参阅图3所示，当内部时序校正电路工作正常的情况下，可以在写操作时开启读通路的时钟(DQS)产生电路，在读写控制器中产生正确的时钟使能信号，从而可以给写路径的寄存器提供精确的时钟信号。基于此种设计，我们可以简化写操作的时序要求，仅仅需要提供数据DQ与时钟CLK的相对关系即可。
Claims (5)
1.一种产生DRAM内部写时钟的电路，其特征在于：包括时钟信号线(CLK)、延时锁相电路(DLL)、读写控制器、离线驱动调整器(OCD)和锁存器(DQ Latch)；所述时钟信号线(CLK)、延时锁相电路(DLL)、离线驱动调整器(OCD)和锁存器(DQ Latch)依次电性连接，所述读写控制器连接延时锁相电路(DLL)和离线驱动调整器(OCD)。
2.如权利要求1所述一种产生DRAM内部写时钟的电路，其特征在于：所述电路还包括第一接收放大器(1)，所述第一接收放大器(1)电性连接所述时钟信号线(CLK)和延时锁相电路(DLL)。
3.如权利要求1所述一种产生DRAM内部写时钟的电路，其特征在于：所述电路还包括第二接收放大器(2)，所述第二接收放大器(2)连接所述离线驱动调整器(OCD)和锁存器(DQ Latch)。
4.如权利要求1所述一种产生DRAM内部写时钟的电路，其特征在于：所述电路还包括第三接收放大器(3)和数据总线(DQ)，所述数据总线(DQ)、第三接收放大器(3)和锁存器(DQ Latch)依次连接。
5.如权利要求1至4中任一项所述一种产生DRAM内部写时钟的电路，其特征在于：所述读写控制器为控制所述离线驱动调整器(OCD)开、关的控制器。
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| CN2011200442969U CN201994074U (zh) | 2011-02-21 | 2011-02-21 | 一种产生dram内部写时钟的电路 |
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|---|---|---|---|---|
| CN102081965A (zh) * | 2011-02-21 | 2011-06-01 | 西安华芯半导体有限公司 | 一种产生dram内部写时钟的电路 |
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| CN102081965B (zh) * | 2011-02-21 | 2013-04-10 | 西安华芯半导体有限公司 | 一种产生dram内部写时钟的电路 |
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