CN201812476U - 基于fpga的16位色液晶屏显示控制驱动板 - Google Patents

基于fpga的16位色液晶屏显示控制驱动板 Download PDF

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赵俊奇
戈录永
郭智勇
唐莞洋
李景泓
王文玺
崔亮飞
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Abstract

本实用新型涉及一种基于FPGA的16位色液晶屏显示控制驱动板，核心处理器模块1接受到外部CPU输入数据接口3发送显示数据和显示行列地址后，根据液晶屏上每个点与存储器地址一一对应的关系进行数据处理后，将处理后的显示数据放入显示数据缓冲模块2中，同时核心处理器模块1将保存在显示数据缓冲模块2中显示数据逐点取出后，随同液晶屏控制信号一起通过输出液晶屏控制信号接口4发送到液晶屏上显示出来。本实用新型实现了液晶屏实时显示，刷新速度快，性能稳定，成本较低，可以进行多页16位色、高分辩率液晶屏显示数据的存储和多页显示画面的快速切换。

Description

基于FPGA的16位色液晶屏显示控制驱动板
技术领域
本实用新型属于驱动电路板，具体涉及一种基于FPGA的16位色液晶屏显示控制驱动板。
背景技术
目前用于控制驱动16位色TFT彩色液晶屏的控制驱动板主要是基于CPLD外扩显存SRAM的方案。该液晶屏显示控制板，其一可编程逻辑芯片CPLD的资源有限，不可以使用更多的IP核功能，那么可以实现的功能有限；其二外部采用显示缓存SRAM的容量有限，并且价格较贵，不能进行多页的16位色、高分辨率液晶屏的显示页面的存储。
发明内容
本实用新型所要解决的技术问题是提供一种基于FPGA的16位色液晶屏显示控制驱动板，该控制驱动板用于控制驱动16位色640*480分辨率以上的TFT彩色液晶屏显示控制板，增加更多的IP核等技术，使整个控制板的功能变得更加强大，可以进行多页16位色、高分辩率液晶屏显示数据的存储和多页显示画面的快速切换。
本实用新型的技术方案：一种基于FPGA的16位色液晶屏显示控制驱动板，它包括核心处理器模块1、数据缓冲模块2、外部CPU输入数据接口3和输出液晶屏控制信号接口4，外部CPU输入数据接口3的1脚通过导线与核心处理器模块1的1脚连接，外部CPU输入数据接口3的2脚通过导线与核心处理器模块1的2脚连接，外部CPU输入数据接口3的3脚通过导线与核心处理器模块1的3脚连接，外部CPU输入数据接口3的4脚通过导线与核心处理器模块1的67脚连接，外部CPU输入数据接口3的5脚通过导线与核心处理器模块1的66脚连接，外部CPU输入数据接口3的6脚通过导线与核心处理器模块1的65脚连接，外部CPU输入数据接口3的7脚通过导线与核心处理器模块1的61脚连接，外部CPU输入数据接口3的8脚通过导线与核心处理器模块1的60脚连接，外部CPU输入数据接口3的9脚通过导线与核心处理器模块1的59脚连接，外部CPU输入数据接口3的10脚通过导线与核心处理器模块1的58脚连接，外部CPU输入数据接口3的11脚通过导线与核心处理器模块1的55脚连接，外部CPU输入数据接口3的12脚通过导线与核心处理器模块1的53脚连接，外部CPU输入数据接口3的13脚通过导线与核心处理器模块1的51脚连接，外部CPU输入数据接口3的14脚通过导线与核心处理器模块1的49脚连接，外部CPU输入数据接口3的15脚通过导线与核心处理器模块1的44脚连接，外部CPU输入数据接口3的16脚通过导线与核心处理器模块1的43脚连接，外部CPU输入数据接口3的17脚通过导线与核心处理器模块1的42脚连接，外部CPU输入数据接口3的18脚通过导线与核心处理器模块1的41脚连接，外部CPU输入数据接口3的19脚通过导线与核心处理器模块1的40脚连接，外部CPU输入数据接口3的20脚通过导线与核心处理器模块1的39脚连接；核心处理器模块1的33脚通过导线与输出液晶屏控制信号接口4的1脚连接，核心处理器模块1的32脚通过导线与输出液晶屏控制信号接口4的2脚连接，核心处理器模块1的31脚通过导线与输出液晶屏控制信号接口4的3脚连接，核心处理器模块1的30脚通过导线与输出液晶屏控制信号接口4的4脚连接，核心处理器模块1的29脚通过导线与输出液晶屏控制信号接口4的5脚连接，核心处理器模块1的26脚通过导线与输出液晶屏控制信号接口4的6脚连接，核心处理器模块1的25脚通过导线与输出液晶屏控制信号接口4的7脚连接，核心处理器模块1的24脚通过导线与输出液晶屏控制信号接口4的8脚连接，核心处理器模块1的23脚通过导线与输出液晶屏控制信号接口4的9脚连接，核心处理器模块1的22脚通过导线与输出液晶屏控制信号接口4的10脚连接，核心处理器模块1的21脚通过导线与输出液晶屏控制信号接口4的11脚连接，核心处理器模块1的20脚通过导线与输出液晶屏控制信号接口4的12脚连接，核心处理器模块1的18脚通过导线与输出液晶屏控制信号接口4的13脚连接，核心处理器模块1的16脚通过导线与输出液晶屏控制信号接口4的14脚连接，核心处理器模块1的15脚通过导线与输出液晶屏控制信号接口4的15脚连接，核心处理器模块1的14脚通过导线与输出液晶屏控制信号接口4的16脚连接，核心处理器模块1的13脚通过导线与输出液晶屏控制信号接口4的17脚连接，核心处理器模块1的12脚通过导线与输出液晶屏控制信号接口4的18脚连接，核心处理器模块1的8脚通过导线与输出液晶屏控制信号接口4的19脚连接，核心处理器模块1的7脚通过导线与输出液晶屏控制信号接口4的20脚连接，核心处理器模块1的6脚通过导线与输出液晶屏控制信号接口4的21脚连接，核心处理器模块1的5脚通过导线与输出液晶屏控制信号接口4的22脚连接，核心处理器模块1的4脚通过导线与输出液晶屏控制信号接口4的23脚连接；数据缓冲模块2的23脚通过导线与核心处理器模块1的141脚连接，数据缓冲模块2的24脚通过导线与核心处理器模块1的140脚连接，数据缓冲模块2的25脚通过导线与核心处理器模块1的139脚连接，数据缓冲模块2的26脚通过导线与核心处理器模块1的138脚连接，数据缓冲模块2的29脚通过导线与核心处理器模块1的137脚连接，数据缓冲模块2的30脚通过导线与核心处理器模块1的133脚连接，数据缓冲模块2的31脚通过导线与核心处理器模块1的132脚连接，数据缓冲模块2的32脚通过导线与核心处理器模块1的131脚连接，数据缓冲模块2的33脚通过导线与核心处理器模块1的130脚连接，数据缓冲模块2的34脚通过导线与核心处理器模块1的129脚连接，数据缓冲模块2的22脚通过导线与核心处理器模块1的127脚连接，数据缓冲模块2的35脚通过导线与核心处理器模块1的126脚连接，数据缓冲模块2的36脚通过导线与核心处理器模块1的125脚连接，数据缓冲模块2的20脚通过导线与核心处理器模块1的124脚连接，数据缓冲模块2的21脚通过导线与核心处理器模块1的123脚连接，数据缓冲模块2的37脚通过导线与核心处理器模块1的122脚连接，数据缓冲模块2的38脚通过导线与核心处理器模块1的121脚连接，数据缓冲模块2的19脚通过导线与核心处理器模块1的120脚连接，数据缓冲模块2的16脚通过导线与核心处理器模块1的116脚连接，数据缓冲模块2的17脚通过导线与核心处理器模块1的115脚连接，数据缓冲模块2的18脚通过导线与核心处理器模块1的114脚连接，数据缓冲模块2的2脚通过导线与核心处理器模块1的113脚连接，数据缓冲模块2的4脚通过导线与核心处理器模块1的112脚连接，数据缓冲模块2的5脚通过导线与核心处理器模块1的111脚连接，数据缓冲模块2的7脚通过导线与核心处理器模块1的106脚连接，数据缓冲模块2的8脚通过导线与核心处理器模块1的105脚连接，数据缓冲模块2的10脚通过导线与核心处理器模块1的104脚连接，数据缓冲模块2的11脚通过导线与核心处理器模块1的103脚连接，数据缓冲模块2的13脚通过导线与核心处理器模块1的102脚连接，数据缓冲模块2的42脚通过导线与核心处理器模块1的101脚连接，数据缓冲模块2的44脚通过导线与核心处理器模块1的94脚连接，数据缓冲模块2的45脚通过导线与核心处理器模块1的93脚连接，数据缓冲模块2的47脚通过导线与核心处理器模块1的92脚连接，数据缓冲模块2的48脚通过导线与核心处理器模块1的91脚连接，数据缓冲模块2的50脚通过导线与核心处理器模块1的90脚连接，数据缓冲模块2的51脚通过导线与核心处理器模块1的89脚连接，数据缓冲模块2的53脚通过导线与核心处理器模块1的88脚连接。
采用FPGA编程控制大容量SDRAM进行显示数据的缓冲，可以进行多页数据的存储和多页画面的快速切换。
本实用新型与现有技术相比具有以下有益效果：1、实现了液晶屏实时显示，刷新速度快，性能稳定，成本较低；2、FPGA中编程加入了SDRAM控制器，显示缓存更换为比SRAM价格低很多的大容量的SDRAM，并保证了和SRAM一样的读写速度，所以可以进行多页16位色、高分辩率液晶屏显示数据的存储和多页显示画面的快速切换；3、用户不用计算显示缓存地址，输入行列坐标便可直接读写相应的数据，操作简单、快捷；4、可编程逻辑芯片FPGA比CPLD的使用资源大的多，可以在原有基于CPLD控制板的功能基础上，增加更多的IP核等技术，使整个控制板的功能变得更加强大。
附图说明
图1是本实用新型的电路原理图。
具体实施方式
一种基于FPGA的16位色液晶屏显示控制驱动板，它包括核心处理器模块1、数据缓冲模块2、外部CPU输入数据接口3和输出液晶屏控制信号接口4，外部CPU输入数据接口3的1脚通过导线与核心处理器模块1的1脚连接，外部CPU输入数据接口3的2脚通过导线与核心处理器模块1的2脚连接，外部CPU输入数据接口3的3脚通过导线与核心处理器模块1的3脚连接，外部CPU输入数据接口3的4脚通过导线与核心处理器模块1的67脚连接，外部CPU输入数据接口3的5脚通过导线与核心处理器模块1的66脚连接，外部CPU输入数据接口3的6脚通过导线与核心处理器模块1的65脚连接，外部CPU输入数据接口3的7脚通过导线与核心处理器模块1的61脚连接，外部CPU输入数据接口3的8脚通过导线与核心处理器模块1的60脚连接，外部CPU输入数据接口3的9脚通过导线与核心处理器模块1的59脚连接，外部CPU输入数据接口3的10脚通过导线与核心处理器模块1的58脚连接，外部CPU输入数据接口3的11脚通过导线与核心处理器模块1的55脚连接，外部CPU输入数据接口3的12脚通过导线与核心处理器模块1的53脚连接，外部CPU输入数据接口3的13脚通过导线与核心处理器模块1的51脚连接，外部CPU输入数据接口3的14脚通过导线与核心处理器模块1的49脚连接，外部CPU输入数据接口3的15脚通过导线与核心处理器模块1的44脚连接，外部CPU输入数据接口3的16脚通过导线与核心处理器模块1的43脚连接，外部CPU输入数据接口3的17脚通过导线与核心处理器模块1的42脚连接，外部CPU输入数据接口3的18脚通过导线与核心处理器模块1的41脚连接，外部CPU输入数据接口3的19脚通过导线与核心处理器模块1的40脚连接，外部CPU输入数据接口3的20脚通过导线与核心处理器模块1的39脚连接；核心处理器模块1的33脚通过导线与输出液晶屏控制信号接口4的1脚连接，核心处理器模块1的32脚通过导线与输出液晶屏控制信号接口4的2脚连接，核心处理器模块1的31脚通过导线与输出液晶屏控制信号接口4的3脚连接，核心处理器模块1的30脚通过导线与输出液晶屏控制信号接口4的4脚连接，核心处理器模块1的29脚通过导线与输出液晶屏控制信号接口4的5脚连接，核心处理器模块1的26脚通过导线与输出液晶屏控制信号接口4的6脚连接，核心处理器模块1的25脚通过导线与输出液晶屏控制信号接口4的7脚连接，核心处理器模块1的24脚通过导线与输出液晶屏控制信号接口4的8脚连接，核心处理器模块1的23脚通过导线与输出液晶屏控制信号接口4的9脚连接，核心处理器模块1的22脚通过导线与输出液晶屏控制信号接口4的10脚连接，核心处理器模块1的21脚通过导线与输出液晶屏控制信号接口4的11脚连接，核心处理器模块1的20脚通过导线与输出液晶屏控制信号接口4的12脚连接，核心处理器模块1的18脚通过导线与输出液晶屏控制信号接口4的13脚连接，核心处理器模块1的16脚通过导线与输出液晶屏控制信号接口4的14脚连接，核心处理器模块1的15脚通过导线与输出液晶屏控制信号接口4的15脚连接，核心处理器模块1的14脚通过导线与输出液晶屏控制信号接口4的16脚连接，核心处理器模块1的13脚通过导线与输出液晶屏控制信号接口4的17脚连接，核心处理器模块1的12脚通过导线与输出液晶屏控制信号接口4的18脚连接，核心处理器模块1的8脚通过导线与输出液晶屏控制信号接口4的19脚连接，核心处理器模块1的7脚通过导线与输出液晶屏控制信号接口4的20脚连接，核心处理器模块1的6脚通过导线与输出液晶屏控制信号接口4的21脚连接，核心处理器模块1的5脚通过导线与输出液晶屏控制信号接口4的22脚连接，核心处理器模块1的4脚通过导线与输出液晶屏控制信号接口4的23脚连接；数据缓冲模块2的23脚通过导线与核心处理器模块1的141脚连接，数据缓冲模块2的24脚通过导线与核心处理器模块1的140脚连接，数据缓冲模块2的25脚通过导线与核心处理器模块1的139脚连接，数据缓冲模块2的26脚通过导线与核心处理器模块1的138脚连接，数据缓冲模块2的29脚通过导线与核心处理器模块1的137脚连接，数据缓冲模块2的30脚通过导线与核心处理器模块1的133脚连接，数据缓冲模块2的31脚通过导线与核心处理器模块1的132脚连接，数据缓冲模块2的32脚通过导线与核心处理器模块1的131脚连接，数据缓冲模块2的33脚通过导线与核心处理器模块1的130脚连接，数据缓冲模块2的34脚通过导线与核心处理器模块1的129脚连接，数据缓冲模块2的22脚通过导线与核心处理器模块1的127脚连接，数据缓冲模块2的35脚通过导线与核心处理器模块1的126脚连接，数据缓冲模块2的36脚通过导线与核心处理器模块1的125脚连接，数据缓冲模块2的20脚通过导线与核心处理器模块1的124脚连接，数据缓冲模块2的21脚通过导线与核心处理器模块1的123脚连接，数据缓冲模块2的37脚通过导线与核心处理器模块1的122脚连接，数据缓冲模块2的38脚通过导线与核心处理器模块1的121脚连接，数据缓冲模块2的19脚通过导线与核心处理器模块1的120脚连接，数据缓冲模块2的16脚通过导线与核心处理器模块1的116脚连接，数据缓冲模块2的17脚通过导线与核心处理器模块1的115脚连接，数据缓冲模块2的18脚通过导线与核心处理器模块1的114脚连接，数据缓冲模块2的2脚通过导线与核心处理器模块1的113脚连接，数据缓冲模块2的4脚通过导线与核心处理器模块1的112脚连接，数据缓冲模块2的5脚通过导线与核心处理器模块1的111脚连接，数据缓冲模块2的7脚通过导线与核心处理器模块1的106脚连接，数据缓冲模块2的8脚通过导线与核心处理器模块1的105脚连接，数据缓冲模块2的10脚通过导线与核心处理器模块1的104脚连接，数据缓冲模块2的11脚通过导线与核心处理器模块1的103脚连接，数据缓冲模块2的13脚通过导线与核心处理器模块1的102脚连接，数据缓冲模块2的42脚通过导线与核心处理器模块1的101脚连接，数据缓冲模块2的44脚通过导线与核心处理器模块1的94脚连接，数据缓冲模块2的45脚通过导线与核心处理器模块1的93脚连接，数据缓冲模块2的47脚通过导线与核心处理器模块1的92脚连接，数据缓冲模块2的48脚通过导线与核心处理器模块1的91脚连接，数据缓冲模块2的50脚通过导线与核心处理器模块1的90脚连接，数据缓冲模块2的51脚通过导线与核心处理器模块1的89脚连接，数据缓冲模块2的53脚通过导线与核心处理器模块1的88脚连接。
采用FPGA编程控制大容量SDRAM进行显示数据的缓冲，可以进行多页数据的存储和多页画面的快速切换。
核心处理器模块1接受到外部CPU输入数据接口3发送显示数据和显示行列地址后，根据液晶屏上每个点与存储器地址一一对应的关系进行数据处理后，将处理后的显示数据放入显示数据缓冲模块2中，同时核心处理器模块1将保存在显示数据缓冲模块2中显示数据逐点取出后，随同液晶屏控制信号一起通过输出液晶屏控制信号接口4发送到液晶屏上显示出来。

Claims (1)

1.一种基于FPGA的16位色液晶屏显示控制驱动板，它包括核心处理器模块(1)、数据缓冲模块(2)、外部CPU输入数据接口(3)和输出液晶屏控制信号接口(4)，其特征是外部CPU输入数据接口(3)的1脚通过导线与核心处理器模块(1)的1脚连接，外部CPU输入数据接口(3)的2脚通过导线与核心处理器模块(1)的2脚连接，外部CPU输入数据接口(3)的3脚通过导线与核心处理器模块(1)的3脚连接，外部CPU输入数据接口(3)的4脚通过导线与核心处理器模块(1)的67脚连接，外部CPU输入数据接口(3)的5脚通过导线与核心处理器模块(1)的66脚连接，外部CPU输入数据接口(3)的6脚通过导线与核心处理器模块(1)的65脚连接，外部CPU输入数据接口(3)的7脚通过导线与核心处理器模块(1)的61脚连接，外部CPU输入数据接口(3)的8脚通过导线与核心处理器模块(1)的60脚连接，外部CPU输入数据接口(3)的9脚通过导线与核心处理器模块(1)的59脚连接，外部CPU输入数据接口(3)的10脚通过导线与核心处理器模块(1)的58脚连接，外部CPU输入数据接口(3)的11脚通过导线与核心处理器模块(1)的55脚连接，外部CPU输入数据接口(3)的12脚通过导线与核心处理器模块(1)的53脚连接，外部CPU输入数据接口(3)的13脚通过导线与核心处理器模块(1)的51脚连接，外部CPU输入数据接口(3)的14脚通过导线与核心处理器模块(1)的49脚连接，外部CPU输入数据接口(3)的15脚通过导线与核心处理器模块(1)的44脚连接，外部CPU输入数据接口(3)的16脚通过导线与核心处理器模块(1)的43脚连接，外部CPU输入数据接口(3)的17脚通过导线与核心处理器模块(1)的42脚连接，外部CPU输入数据接口(3)的18脚通过导线与核心处理器模块(1)的41脚连接，外部CPU输入数据接口(3)的19脚通过导线与核心处理器模块(1)的40脚连接，外部CPU输入数据接口(3)的 20脚通过导线与核心处理器模块(1)的39脚连接；核心处理器模块(1)的33脚通过导线与输出液晶屏控制信号接口(4)的1脚连接，核心处理器模块(1)的32脚通过导线与输出液晶屏控制信号接口(4)的2脚连接，核心处理器模块(1)的31脚通过导线与输出液晶屏控制信号接口(4)的3脚连接，核心处理器模块(1)的30脚通过导线与输出液晶屏控制信号接口(4)的4脚连接，核心处理器模块(1)的29脚通过导线与输出液晶屏控制信号接口(4)的5脚连接，核心处理器模块(1)的26脚通过导线与输出液晶屏控制信号接口(4)的6脚连接，核心处理器模块(1)的25脚通过导线与输出液晶屏控制信号接口(4)的7脚连接，核心处理器模块(1)的24脚通过导线与输出液晶屏控制信号接口(4)的8脚连接，核心处理器模块(1)的23脚通过导线与输出液晶屏控制信号接口(4)的9脚连接，核心处理器模块(1)的22脚通过导线与输出液晶屏控制信号接口(4)的10脚连接，核心处理器模块(1)的21脚通过导线与输出液晶屏控制信号接口(4)的11脚连接，核心处理器模块(1)的20脚通过导线与输出液晶屏控制信号接口(4)的12脚连接，核心处理器模块(1)的18脚通过导线与输出液晶屏控制信号接口(4)的13脚连接，核心处理器模块(1)的16脚通过导线与输出液晶屏控制信号接口(4)的14脚连接，核心处理器模块(1)的15脚通过导线与输出液晶屏控制信号接口(4)的15脚连接，核心处理器模块(1)的14脚通过导线与输出液晶屏控制信号接口(4)的16脚连接，核心处理器模块(1)的13脚通过导线与输出液晶屏控制信号接口(4)的17脚连接，核心处理器模块(1)的12脚通过导线与输出液晶屏控制信号接口(4)的18脚连接，核心处理器模块(1)的8脚通过导线与输出液晶屏控制信号接口(4)的19脚连接，核心处理器模块(1)的7脚通过导线与输出液晶屏控制信号接口(4)的20脚连接，核心处理器模块(1)的6脚通过导 线与输出液晶屏控制信号接口(4)的21脚连接，核心处理器模块(1)的5脚通过导线与输出液晶屏控制信号接口(4)的22脚连接，核心处理器模块(1)的4脚通过导线与输出液晶屏控制信号接口(4)的23脚连接；数据缓冲模块(2)的23脚通过导线与核心处理器模块(1)的141脚连接，数据缓冲模块(2)的24脚通过导线与核心处理器模块(1)的140脚连接，数据缓冲模块(2)的25脚通过导线与核心处理器模块(1)的139脚连接，数据缓冲模块(2)的26脚通过导线与核心处理器模块(1)的138脚连接，数据缓冲模块(2)的29脚通过导线与核心处理器模块(1)的137脚连接，数据缓冲模块(2)的30脚通过导线与核心处理器模块(1)的133脚连接，数据缓冲模块(2)的31脚通过导线与核心处理器模块(1)的132脚连接，数据缓冲模块(2)的32脚通过导线与核心处理器模块(1)的131脚连接，数据缓冲模块(2)的33脚通过导线与核心处理器模块(1)的130脚连接，数据缓冲模块(2)的34脚通过导线与核心处理器模块(1)的129脚连接，数据缓冲模块(2)的22脚通过导线与核心处理器模块(1)的127脚连接，数据缓冲模块(2)的35脚通过导线与核心处理器模块(1)的126脚连接，数据缓冲模块(2)的36脚通过导线与核心处理器模块(1)的125脚连接，数据缓冲模块(2)的20脚通过导线与核心处理器模块(1)的124脚连接，数据缓冲模块(2)的21脚通过导线与核心处理器模块(1)的123脚连接，数据缓冲模块(2)的37脚通过导线与核心处理器模块(1)的122脚连接，数据缓冲模块(2)的38脚通过导线与核心处理器模块(1)的121脚连接，数据缓冲模块(2)的19脚通过导线与核心处理器模块(1)的120脚连接，数据缓冲模块(2)的16脚通过导线与核心处理器模块(1)的116脚连接，数据缓冲模块(2)的17脚通过导线与核心处理器模块(1)的115脚连接，数据缓冲模块(2)的18脚通过导线与核心处理器模块(1)的114脚 连接，数据缓冲模块(2)的2脚通过导线与核心处理器模块(1)的113脚连接，数据缓冲模块(2)的4脚通过导线与核心处理器模块(1)的112脚连接，数据缓冲模块(2)的5脚通过导线与核心处理器模块(1)的111脚连接，数据缓冲模块(2)的7脚通过导线与核心处理器模块(1)的106脚连接，数据缓冲模块(2)的8脚通过导线与核心处理器模块(1)的105脚连接，数据缓冲模块(2)的10脚通过导线与核心处理器模块(1)的104脚连接，数据缓冲模块(2)的11脚通过导线与核心处理器模块(1)的103脚连接，数据缓冲模块(2)的13脚通过导线与核心处理器模块(1)的102脚连接，数据缓冲模块(2)的42脚通过导线与核心处理器模块(1)的101脚连接，数据缓冲模块(2)的44脚通过导线与核心处理器模块(1)的94脚连接，数据缓冲模块(2)的45脚通过导线与核心处理器模块(1)的93脚连接，数据缓冲模块(2)的47脚通过导线与核心处理器模块(1)的92脚连接，数据缓冲模块(2)的48脚通过导线与核心处理器模块(1)的91脚连接，数据缓冲模块(2)的50脚通过导线与核心处理器模块(1)的90脚连接，数据缓冲模块(2)的51脚通过导线与核心处理器模块(1)的89脚连接，数据缓冲模块(2)的53脚通过导线与核心处理器模块(1)的88脚连接。 
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