CN201838297U - 基于cpld的8位色液晶屏显示控制驱动板 - Google Patents
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Abstract
本实用新型涉及一种基于CPLD的8位色液晶屏显示控制驱动板，核心处理器模块1接受到外部CPU输入数据接口5发送显示数据和显示行列地址后，根据液晶屏上每点与存储器地址一一对应的关系进行数据处理后，将处理后的显示数据放入显示数据缓冲模块2中，同时核心处理器模块1将保存在显示数据缓冲模块2中显示数据逐点取出后，随同液晶屏控制信号一起通过显示数据锁存模块3和显示数据锁存模块4将显示数据通过输出液晶屏控制信号接口6在液晶屏上显示出来。本实用新型实现了液晶屏实时显示，刷新速度快，结构简单，性能稳定，成本较低，操作简单、快捷。
Description
技术领域
本实用新型属于驱动电路板，具体涉及一种基于CPLD的8位色液晶屏显示控制驱动板。
背景技术
针对嵌入式产品市场的显示，目前大家普遍接受TFT彩色液晶显示方式，各种各样的液晶屏目前已经得到了广泛的应用。目前用于控制驱动TFT彩色液晶屏的控制驱动模块主要是采用专门的液晶显示控制器系列芯片，该液晶显示控制器系列芯片，它指令简单，实现的功能单一，进行硬件连接复杂、芯片引脚顺序固定，芯片内部显示缓存容量小，并且读写不方便，需要计算液晶屏上的每个点相对应的缓存地址。
发明内容
本实用新型所要解决的技术问题是提供一种基于GPLD的8位色液晶屏显示控制驱动板，该驱动板用于控制驱动8位色640*480分辨率TFT彩色液晶屏显示，功能指令丰富，整个电路连接简单、方便，操作简单、快捷。
本实用新型的技术方案：一种基于CPLD的8位色液晶屏显示控制驱动板，它包括核心处理器模块1、数据缓冲模块2、显示数据锁存模块I3、显示数据锁存模块II4、外部CPU输入数据接口5和输出液晶屏控制信号接口6，外部CPU输入数据接口5的1脚、2脚通过导线接5V，外部CPU输入数据接口5的4脚通过导线与核心处理器模块1的51脚连接，外部CPU输入数据接口5的5脚通过导线与核心处理器模块1的50脚连接，外部CPU输入数据接口5的6脚通过导线与核心处理器模块1的49脚连接，外部CPU输入数据接口5的7脚通过导线 与核心处理器模块1的48脚连接，外部CPU输入数据接口5的8脚通过导线与核心处理器模块1的47脚连接，外部CPU输入数据接口5的9脚通过导线与核心处理器模块1的44脚连接，外部CPU输入数据接口5的10脚通过导线与核心处理器模块1的43脚连接，外部CPU输入数据接口5的11脚通过导线与核心处理器模块1的42脚连接，外部CPU输入数据接口5的13脚通过导线与核心处理器模块1的40脚连接，外部CPU输入数据接口5的14脚通过导线与核心处理器模块1的38脚连接，外部CPU输入数据接口5的15脚通过导线与核心处理器模块1的36脚连接，外部CPU输入数据接口5的16脚通过导线与核心处理器模块1的35脚连接，外部CPU输入数据接口5的17脚通过导线与核心处理器模块1的34脚连接，外部CPU输入数据接口5的18脚通过导线与核心处理器模块1的33脚连接，外部CPU输入数据接口5的19脚、20脚通过导线接地；核心处理器模块1的100脚通过导线与数据缓冲模块2的3脚连接，核心处理器模块1的99脚通过导线与数据缓冲模块2的4脚连接，核心处理器模块1的98脚通过导线与数据缓冲模块2的5脚连接，核心处理器模块1的97脚通过导线与数据缓冲模块2的6脚连接，核心处理器模块1的96脚通过导线与数据缓冲模块2的7脚连接，核心处理器模块1的95脚通过导线与数据缓冲模块2的16脚连接，核心处理器模块1的92脚通过导线与数据缓冲模块2的17脚连接，核心处理器模块1的91脚通过导线与数据缓冲模块2的18脚连接，核心处理器模块1的89脚通过导线与数据缓冲模块2的19脚连接，核心处理器模块1的87脚通过导线与数据缓冲模块2的20脚连接，核心处理器模块1的86脚通过导线与数据缓冲模块2的26脚连接，核心处理器模块1的85脚通过导线与数据缓冲模块2的27脚连接，核心处理器模块1的84脚通过导线与数据缓冲模块2的28脚连接，核心处理器模块1的83脚通过导线与数据缓冲 模块2的29脚连接，核心处理器模块1的82脚通过导线与数据缓冲模块2的30脚连接，核心处理器模块1的81脚通过导线与数据缓冲模块2的38脚连接，核心处理器模块1的78脚通过导线与数据缓冲模块2的39脚连接，核心处理器模块1的77脚通过导线与数据缓冲模块2的40脚连接，核心处理器模块1的76脚通过导线与数据缓冲模块2的41脚连接，核心处理器模块1的75脚通过导线与数据缓冲模块2的15脚连接，核心处理器模块1的74脚通过导线与数据缓冲模块2的9脚连接，核心处理器模块1的73脚通过导线与数据缓冲模块2的10脚连接，核心处理器模块1的72脚通过导线与数据缓冲模块2的13脚连接，核心处理器模块1的71脚通过导线与数据缓冲模块2的14脚连接，核心处理器模块1的70脚通过导线与数据缓冲模块2的31脚连接，核心处理器模块1的69脚通过导线与数据缓冲模块2的32脚连接，核心处理器模块1的68脚通过导线与数据缓冲模块2的35脚连接；数据缓冲模块2的8脚、37脚分别通过导线接地；显示数据锁存模块I3的9脚通过导线与核心处理器模块1的1脚连接，显示数据锁存模块I 3的8脚通过导线与核心处理器模块1的2脚连接，显示数据锁存模块I3的7脚通过导线与核心处理器模块1的3脚连接，显示数据锁存模块I3的6脚通过导线与核心处理器模块1的4脚连接，显示数据锁存模块I3的5脚通过导线与核心处理器模块1的5脚连接，显示数据锁存模块I3的4脚通过导线与核心处理器模块1的6脚连接，显示数据锁存模块I3的3脚通过导线与核心处理器模块1的7脚连接，显示数据锁存模块I3的2脚通过导线与核心处理器模块1的8脚连接，显示数据锁存模块I3的11脚通过导线与输出液晶屏控制信号接口6的34脚连接，显示数据锁存模块I3的12脚通过导线与输出液晶屏控制信号接口6的33脚连接，显示数据锁存模块I3的13脚通过导线与输出液晶屏控制信号接口6的32脚连接，显示数据锁存模块 I3的14脚通过导线与输出液晶屏控制信号接口6的31脚连接，显示数据锁存模块I3的15脚通过导线与输出液晶屏控制信号接口6的30脚连接，显示数据锁存模块I3的16脚通过导线与输出液晶屏控制信号接口6的29脚连接，显示数据锁存模块I3的17脚通过导线与输出液晶屏控制信号接口6的28脚连接，显示数据锁存模块I3的18脚通过导线与输出液晶屏控制信号接口6的27脚连接；显示数据锁存模块II4的9脚通过导线与核心处理器模块1的16脚连接，显示数据锁存模块II4的8脚通过导线与核心处理器模块1的17脚连接，显示数据锁存模块II4的7脚通过导线与核心处理器模块1的18脚连接，显示数据锁存模块II4的6脚通过导线与核心处理器模块1的19脚连接，显示数据锁存模块II4的11脚通过导线与输出液晶屏控制信号接口6的23脚连接，显示数据锁存模块II4的12脚通过导线与输出液晶屏控制信号接口6的22脚连接，显示数据锁存模块II4的13脚通过导线与输出液晶屏控制信号接口6的21脚连接，显示数据锁存模块II4的14脚通过导线与输出液晶屏控制信号接口6的20脚连接，输出液晶屏控制信号接口6的1脚、2脚、3脚通过导线与3.3V连接，输出液晶屏控制信号接口6的5脚、6脚、7脚通过导线与地连接。
本实用新型与现有技术相比具有以下有益效果：1、实现了液晶屏实时显示，刷新速度快，结构简单，性能稳定，成本较低；2、外部CPU可随时向液晶屏控制驱动板发送数据命令，不需要任何等待；3、用户不用计算显示缓存地址，外部采用大容量的显示缓存SRAM，并且根据液晶屏上每点与存储器地址一一对应的关系进行数据处理后，输入行列坐标便可直接读写相应的数据，操作简单、快捷，操作简单、快捷。由于核心芯片CPLD是可编程逻辑芯片，所以可以完全根据用户的需求，编程增加不同的指令功能，整个控制板的功能指令更加丰富；可以根据相应的硬件电路，编程调整核心芯片CPLD的引脚顺序，使整个电路连 接简单、方便。
附图说明
图1是本实用新型的电路原理图。
具体实施方式
一种基于CPLD的8位色液晶屏显示控制驱动板，它包括核心处理器模块1、数据缓冲模块2、显示数据锁存模块I3、显示数据锁存模块II4、外部CPU输入数据接口5和输出液晶屏控制信号接口6，外部CPU输入数据接口5的1脚、2脚通过导线接5V，外部CPU输入数据接口5的4脚通过导线与核心处理器模块1的51脚连接，外部CPU输入数据接口5的5脚通过导线与核心处理器模块1的50脚连接，外部CPU输入数据接口5的6脚通过导线与核心处理器模块1的49脚连接，外部CPU输入数据接口5的7脚通过导线与核心处理器模块1的48脚连接，外部CPU输入数据接口5的8脚通过导线与核心处理器模块1的47脚连接，外部CPU输入数据接口5的9脚通过导线与核心处理器模块1的44脚连接，外部CPU输入数据接口5的10脚通过导线与核心处理器模块1的43脚连接，外部CPU输入数据接口5的11脚通过导线与核心处理器模块1的42脚连接，外部CPU输入数据接口5的13脚通过导线与核心处理器模块1的40脚连接，外部CPU输入数据接口5的14脚通过导线与核心处理器模块1的38脚连接，外部CPU输入数据接口5的15脚通过导线与核心处理器模块1的36脚连接，外部CPU输入数据接口5的16脚通过导线与核心处理器模块1的35脚连接，外部CPU输入数据接口5的17脚通过导线与核心处理器模块1的34脚连接，外部CPU输入数据接口5的18脚通过导线与核心处理器模块1的33脚连接，外部CPU输入数据接口5的19脚、20脚通过导线接地；核心处理器模块1的100脚通过导线与数据缓冲模块2的3脚连接，核心处理器模块1的99脚通过 导线与数据缓冲模块2的4脚连接，核心处理器模块1的98脚通过导线与数据缓冲模块2的5脚连接，核心处理器模块1的97脚通过导线与数据缓冲模块2的6脚连接，核心处理器模块1的96脚通过导线与数据缓冲模块2的7脚连接，核心处理器模块1的95脚通过导线与数据缓冲模块2的16脚连接，核心处理器模块1的92脚通过导线与数据缓冲模块2的17脚连接，核心处理器模块1的91脚通过导线与数据缓冲模块2的18脚连接，核心处理器模块1的89脚通过导线与数据缓冲模块2的19脚连接，核心处理器模块1的87脚通过导线与数据缓冲模块2的20脚连接，核心处理器模块1的86脚通过导线与数据缓冲模块2的26脚连接，核心处理器模块1的85脚通过导线与数据缓冲模块2的27脚连接，核心处理器模块1的84脚通过导线与数据缓冲模块2的28脚连接，核心处理器模块1的83脚通过导线与数据缓冲模块2的29脚连接，核心处理器模块1的82脚通过导线与数据缓冲模块2的30脚连接，核心处理器模块1的81脚通过导线与数据缓冲模块2的38脚连接，核心处理器模块1的78脚通过导线与数据缓冲模块2的39脚连接，核心处理器模块1的77脚通过导线与数据缓冲模块2的40脚连接，核心处理器模块1的76脚通过导线与数据缓冲模块2的41脚连接，核心处理器模块1的75脚通过导线与数据缓冲模块2的15脚连接，核心处理器模块1的74脚通过导线与数据缓冲模块2的9脚连接，核心处理器模块1的73脚通过导线与数据缓冲模块2的10脚连接，核心处理器模块1的72脚通过导线与数据缓冲模块2的13脚连接，核心处理器模块1的71脚通过导线与数据缓冲模块2的14脚连接，核心处理器模块1的70脚通过导线与数据缓冲模块2的31脚连接，核心处理器模块1的69脚通过导线与数据缓冲模块2的32脚连接，核心处理器模块1的68脚通过导线与数据缓冲模块2的35脚连接；数据缓冲模块2的8脚、37脚分别通过导线接地；显示数 据锁存模块I3的9脚通过导线与核心处理器模块1的1脚连接，显示数据锁存模块I3的8脚通过导线与核心处理器模块1的2脚连接，显示数据锁存模块I3的7脚通过导线与核心处理器模块1的3脚连接，显示数据锁存模块I3的6脚通过导线与核心处理器模块1的4脚连接，显示数据锁存模块I3的5脚通过导线与核心处理器模块1的5脚连接，显示数据锁存模块I3的4脚通过导线与核心处理器模块1的6脚连接，显示数据锁存模块I3的3脚通过导线与核心处理器模块1的7脚连接，显示数据锁存模块I3的2脚通过导线与核心处理器模块1的8脚连接，显示数据锁存模块I3的11脚通过导线与输出液晶屏控制信号接口6的34脚连接，显示数据锁存模块I3的12脚通过导线与输出液晶屏控制信号接口6的33脚连接，显示数据锁存模块I3的13脚通过导线与输出液晶屏控制信号接口6的32脚连接，显示数据锁存模块I3的14脚通过导线与输出液晶屏控制信号接口6的31脚连接，显示数据锁存模块I3的15脚通过导线与输出液晶屏控制信号接口6的30脚连接，显示数据锁存模块I3的16脚通过导线与输出液晶屏控制信号接口6的29脚连接，显示数据锁存模块I3的17脚通过导线与输出液晶屏控制信号接口6的28脚连接，显示数据锁存模块I3的18脚通过导线与输出液晶屏控制信号接口6的27脚连接；显示数据锁存模块II4的9脚通过导线与核心处理器模块1的16脚连接，显示数据锁存模块II4的8脚通过导线与核心处理器模块1的17脚连接，显示数据锁存模块II4的7脚通过导线与核心处理器模块1的18脚连接，显示数据锁存模块II4的6脚通过导线与核心处理器模块1的19脚连接，显示数据锁存模块II4的11脚通过导线与输出液晶屏控制信号接口6的23脚连接，显示数据锁存模块II4的12脚通过导线与输出液晶屏控制信号接口6的22脚连接，显示数据锁存模块II4的13脚通过导线与输出液晶屏控制信号接口6的21脚连接，显示数据锁存模块II4的 14脚通过导线与输出液晶屏控制信号接口6的20脚连接，输出液晶屏控制信号接口6的1脚、2脚、3脚通过导线与3.3V连接，输出液晶屏控制信号接口6的5脚、6脚、7脚通过导线与地连接。
核心处理器模块1接受到外部CPU输入数据接口5发送显示数据和显示行列地址后，根据液晶屏上每点与存储器地址一一对应的关系进行数据处理后，将处理后的显示数据放入显示数据缓冲模块2中，同时核心处理器模块1将保存在显示数据缓冲模块2中显示数据逐点取出后，随同液晶屏控制信号一起通过显示数据锁存模块I3和显示数据锁存模块II4将显示数据通过输出液晶屏控制信号接口6在液晶屏上显示出来。
Claims (1)
1.一种基于CPLD的8位色液晶屏显示控制驱动板，它包括核心处理器模块(1)、数据缓冲模块(2)、显示数据锁存模块I(3)、显示数据锁存模块II(4)、外部CPU输入数据接口(5)和输出液晶屏控制信号接口(6)，其特征是外部CPU输入数据接口(5)的1脚、2脚通过导线接5V，外部CPU输入数据接口(5)的4脚通过导线与核心处理器模块(1)的51脚连接，外部CPU输入数据接口(5)的5脚通过导线与核心处理器模块(1)的50脚连接，外部CPU输入数据接口(5)的6脚通过导线与核心处理器模块(1)的49脚连接，外部CPU输入数据接口(5)的7脚通过导线与核心处理器模块(1)的48脚连接，外部CPU输入数据接口(5)的8脚通过导线与核心处理器模块(1)的47脚连接，外部CPU输入数据接口(5)的9脚通过导线与核心处理器模块(1)的44脚连接，外部CPU输入数据接口(5)的10脚通过导线与核心处理器模块(1)的43脚连接，外部CPU输入数据接口(5)的11脚通过导线与核心处理器模块(1)的42脚连接，外部CPU输入数据接口(5)的13脚通过导线与核心处理器模块(1)的40脚连接，外部CPU输入数据接口(5)的14脚通过导线与核心处理器模块(1)的38脚连接，外部CPU输入数据接口(5)的15脚通过导线与核心处理器模块(1)的36脚连接，外部CPU输入数据接口(5)的16脚通过导线与核心处理器模块(1)的35脚连接，外部CPU输入数据接口(5)的17脚通过导线与核心处理器模块(1)的34脚连接，外部CPU输入数据接口(5)的18脚通过导线与核心处理器模块(1)的33脚连接，外部CPU输入数据接口(5)的19脚、20脚通过导线接地；核心处理器模块(1)的100脚通过导线与数据缓冲模块(2)的3脚连接，核心处理器模块(1)的99脚通过导线与数据缓冲模块(2)的4脚连接，核心处理器模块(1)的98脚通过导线与数据缓冲模块(2)的5脚连接，核心处理器模块(1)的97脚通过导线与数据缓冲模块(2) 的6脚连接，核心处理器模块(1)的96脚通过导线与数据缓冲模块(2)的7脚连接，核心处理器模块(1)的95脚通过导线与数据缓冲模块(2)的16脚连接，核心处理器模块(1)的92脚通过导线与数据缓冲模块(2)的17脚连接，核心处理器模块(1)的91脚通过导线与数据缓冲模块(2)的18脚连接， 核心处理器模块(1)的89脚通过导线与数据缓冲模块(2)的19脚连接，核心处理器模块(1)的87脚通过导线与数据缓冲模块(2)的20脚连接，核心处理器模块(1)的86脚通过导线与数据缓冲模块(2)的26脚连接，核心处理器模块(1)的85脚通过导线与数据缓冲模块(2)的27脚连接，核心处理器模块(1)的84脚通过导线与数据缓冲模块(2)的28脚连接，核心处理器模块(1)的83脚通过导线与数据缓冲模块(2)的29脚连接，核心处理器模块(1)的82脚通过导线与数据缓冲模块(2)的30脚连接，核心处理器模块(1)的81脚通过导线与数据缓冲模块(2)的38脚连接，核心处理器模块(1)的78脚通过导线与数据缓冲模块(2)的39脚连接，核心处理器模块(1)的77脚通过导线与数据缓冲模块(2)的40脚连接，核心处理器模块(1)的76脚通过导线与数据缓冲模块(2)的41脚连接，核心处理器模块(1)的75脚通过导线与数据缓冲模块(2)的15脚连接，核心处理器模块(1)的74脚通过导线与数据缓冲模块(2)的9脚连接，核心处理器模块(1)的73脚通过导线与数据缓冲模块(2)的10脚连接，核心处理器模块(1)的72脚通过导线与数据缓冲模块(2)的13脚连接，核心处理器模块(1)的71脚通过导线与数据缓冲模块(2)的14脚连接，核心处理器模块(1)的70脚通过导线与数据缓冲模块(2)的31脚连接，核心处理器模块(1)的69脚通过导线与数据缓冲模块(2)的32脚连接，核心处理器模块(1)的68脚通过导线与数据缓冲模块(2)的35脚连接；数据缓冲模块(2)的8脚、37脚分别通过导线接地； 显示数据锁存模块I(3)的9脚通过导线与核心处理器模块(1)的1脚连接，显示数据锁存模块I(3)的8脚通过导线与核心处理器模块(1)的2脚连接，显示数据锁存模块I(3)的7脚通过导线与核心处理器模块(1)的3脚连接，显示数据锁存模块I(3)的6脚通过导线与核心处理器模块(1)的4脚连接，显示数据锁存模块I(3)的5脚通过导线与核心处理器模块(1)的5脚连接，显示数据锁存模块I(3)的4脚通过导线与核心处理器模块(1)的6脚连接，显示数据锁存模块I(3)的3脚通过导线与核心处理器模块(1)的7脚连接，显示数据锁存模块I(3)的2脚通过导线与核心处理器模块(1)的8脚连接，显示数据锁存模块I(3)的11脚通过导线与输出液晶屏控制信号接口(6)的34脚连接，显示数据锁存模块I(3)的12脚通过导线与输出液晶屏控制信号接口(6)的33脚连接，显示数据锁存模块I(3)的13脚通过导线与输出液晶屏控制信号接口(6)的32脚连接，显示数据锁存模块I(3)的14脚通过导线与输出液晶屏控制信号接口(6)的31脚连接，显示数据锁存模块I(3)的15脚通过导线与输出液晶屏控制信号接口(6)的30脚连接，显示数据锁存模块I(3)的16脚通过导线与输出液晶屏控制信号接口(6)的29脚连接，显示数据锁存模块I(3)的17脚通过导线与输出液晶屏控制信号接口(6)的28脚连接，显示数据锁存模块I(3)的18脚通过导线与输出液晶屏控制信号接口(6)的27脚连接；显示数据锁存模块II(4)的9脚通过导线与核心处理器模块(1)的16脚连接，显示数据锁存模块II(4)的8脚通过导线与核心处理器模块(1)的17脚连接，显示数据锁存模块II(4)的7脚通过导线与核心处理器模块(1)的18脚连接，显示数据锁存模块II(4)的6脚通过导线与核心处理器模块(1)的19脚连接，显示数据锁存模块II(4)的11脚通过导线与输出液晶屏控制信号接口(6)的23脚连接，显示数据锁存模块II(4)的12脚通过导线与输出 液晶屏控制信号接口(6)的22脚连接，显示数据锁存模块I I(4)的13脚通过导线与输出液晶屏控制信号接口(6)的21脚连接，显示数据锁存模块II(4)的14脚通过导线与输出液晶屏控制信号接口(6)的20脚连接，输出液晶屏控制信号接口(6)的1脚、2脚、3脚通过导线与3.3V连接，输出液晶屏控制信号接口(6)的5脚、6脚、7脚通过导线与地连接。
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110518 Termination date: 20140809 |
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| EXPY | Termination of patent right or utility model |