CN201725180U

CN201725180U - 基于fpga的自整定pid控制器

Info

Publication number: CN201725180U
Application number: CN2010202042646U
Authority: CN
Inventors: 曲立国; 黄友锐; 胡海波; 唐超礼; 凌六一
Original assignee: Anhui University of Science and Technology
Current assignee: Anhui University of Science and Technology
Priority date: 2010-05-24
Filing date: 2010-05-24
Publication date: 2011-01-26
Anticipated expiration: 2020-05-24

Abstract

本实用新型公开了一种基于FPGA的自整定PID控制器，其特征是由FPGA控制A/D转换器采集系统设定值与被控对象输出的误差信号，所述误差信号一路接入FPGA内部的数字PID控制器，并在所述数字PID控制器中经过比例、积分和微分操作产生被控对象的数字控制信号，所述数字控制信号经D/A转换器向被控对象输出模拟控制信号；所述误差信号的另一路接入FPGA中自适应遗传算法AGA模块，在所述FPGA中采用自适应遗传算法对PID控制器参数进行自整定，并生成所述A/D转换器和D/A转换器的驱动时序。本实用新型具备自适应、自组织的能力、能自动整定PID控制器的参数，同时具备传统PID控制器结构简单、鲁棒性强、可靠性高的特点。

Description

基于FPGA的自整定PID控制器

技术领域

本实用新型涉及工业现场控制领域，更具体地说是一种采用FPGA实现且具有自整定功能的智能PID控制器。

背景技术

目前，在工业控制过程中，80％以上工业控制回路仍然应用着PID控制，许多高级控制都是以PID控制为基础。在PID控制中，控制效果的好坏完全取决于PID参数的整定与优化。实际系统具有许多不确定性因素，例如参数变化，被忽略的非线性，负载扰动，各种检测噪声等。特别是常规调节器的控制参数具有固定形式，且PID控制器参数的整定和优化主要靠现场工程技术人员手工整定，整定的好坏很大程度上依赖操作人员的经验和水平，加之实际系统千差万别，控制对象日益复杂，使PID参数的整定具有相当大的难度，且要耗费大量的人力物力。这些都可能严重影响系统的平稳性和控制精度。对于被控对象稳态和动态品质都是十分不利的。

实用新型内容

本实用新型是针对现有PID控制器参数整定存在的缺陷，提供一种基于FPGA的自整定PID控制器。利用现场可编程逻辑器件FPGA来设置主控制器，选择合适的外围器件，利用FPGA丰富的I/O口、内部逻辑、连线资源和并行计算能力，结合自适应遗传算法对PID控制器参数进行整定。

本实用新型解决技术问题采用如下技术方案：

本实用新型基于FPGA的自整定PID控制器的结构特点是：

由FPGA控制A/D转换器采集系统设定值与被控对象输出的误差信号，所述误差信号一路接入FPGA内部的数字PID控制器，并在所述数字PID控制器中经过比例、积分和微分操作产生被控对象的数字控制信号，所述数字控制信号经D/A转换器向被控对象输出模拟控制信号；所述误差信号的另一路接入FPGA中自适应遗传算法AGA模块，在所述FPGA中采用自适应遗传算法对PID控制器参数进行自整定，并生成所述A/D转换器和D/A转换器的驱动时序。

本实用新型基于FPGA的自整定PID控制器的结构特点也在于：

所述FPGA外接可使系统投入PID控制器参数整定的参数整定起动开关，并外接用于设定A/D转换器和D/A转换器的时钟频率的六位拨码开关。

所述FPGA采用EP1C3T144C8，以LT1086实现系统外部5V电源到所述EP1C3T144C8的IO端的3.3V电压的电源转换，采用LT1587_1.5实现3.3V到EP1C3T144C8内核1.5V电压的电源转换；所述FPGA外接JTAG和AS两种配置模式，采用20MHZ有源晶振提供系统时钟。

所述A/D转换器采用TLC5510，所述TLC5510的八位数字量输出连接到所述FPGA的八个IO端，所述A/D转换器的使能信号连接到所述FPGA的第59脚，并且设置为低电平有效；所述A/D转换器的转换时钟CLK连接到所述FPGA的第72脚。

所述D/A转换器采用THS5651，所述THS5651的数字输入端口直接连接到所述FPGA的IO口，所述THS5651的时钟引脚连接到所述FPGA的第51脚；所述THS5651采用二进制输入格式，其输出信号通过运放THS4001构成的电流电压变换电路将输出的电流信号转变为用于控制被控对象的电压信号，输出电压范围为-5V到+5V。

本实用新型是由FPGA控制A/D采集系统设定值与被控对象输出的误差信号，将采集到的误差信号送入FPGA内部的数字PID控制器，数字PID控制器对误差信号进行比例、积分、微分操作，产生被控对象的数字控制信号，经D/A变换后输出模拟信号便可直接作用于被控对象，进而调节被控对象的输出。误差信号送给数字PID控制器同时，也输入到自适应遗传算法，自适应遗传算法通过误差绝对值时间积分评价函数，对每一组PID控制器参数进行评价，保留较优的，对于适应度较差PID控制器参数个体的不断进行遗传操作，直至找到相对最优的PID控制器参数。整定过程中LED显示整定工作状态，整定结束后输出最优PID控制器参数。

可编程逻辑器件FPGA具有配置灵活，集成度高，尤其是具有出色的并行计算能力。自适应遗传算法是一种模拟生物进化机制的随机全局优化搜索方法，具有很强的全局优化能力及鲁棒性。本实用新型中采用FPGA结合自适应遗传算法对PID控制参数进行调节，将大大提高PID控制器参数的整定效率，提高系统运行的可靠性。

与已有技术相比，本实用新型有益效果体现在：

1、本实用新型采用FPGA结合自适应遗传算法实现的PID控制器使PID参数自动达到优化，采用一键式参数整定，节约了大量人力和物力及时间。

2、本实用新型整个设计过程中由于充分发挥了FPGA的并行计算能力及流水线技术的应用，大大提高算法的运行速度，整定时间短，响应速度快。

3、本实用新型具有高可靠性，控制系统简单，系统控制部分的简单设置进一步带来了系统的高可靠性，这也主要是因为可编程逻辑器件FPGA的使用，替代一些数字逻辑电路的使用，减少电路的元件数量，相比于过多的分离器件技术具有数倍的稳定性。

4、本实用新型为一个通用的PID控制器，易于维护、体积小、适应度高。对于不同的控制对象，可选择不同的采样时钟频率进行控制。由于系统简单，极大地方便了维护，降低维护成本。

附图说明

图1为本实用新型原理框图。

图2为本实用新型自适应遗传算法FPGA实现结构框图。

图3自适应遗传算法FPGA实现状态机。

图4为本实用新型FPGA电源电路。

图5为本实用新型FPGA配置与时钟电路。

图6为本实用新型控制系统主电路。

以下通过具体实施方式，结合附图对本实用新型作进一步说明。

具体实施方式

图1为采用自适应遗传算法进行PID控制器参数自整定的系统原理框图，整个系统以FPGA为控制核心，结合A/D转换器、D/A转换器等构成智能PID控制器。在图1中的控制系统中，输入值和被控对象的输出值相减得到误差信号error作为A/D转换器的输入；A/D转换器输出的数字信号同时送入数字PID控制器和自适应遗传算法AGA模块，经过AGA迭代运算以后得到较优的控制器参数kp、ki和kd作用于PID控制器。误差信号经比例、积分和微分运算后输出到DAC。DAC输出的模拟信号就是被控对象的输入信号。电源模块由于向FPGA提供3.3V和1.5V的系统电压，其中3.3V为FPGA的IO口电压，1.5V为FPGA的内核电压。下载配置模块用于实现FPGA的程序代码下载配置。LED显示模块用于显示系统工作状态，按键用于系统时钟设置、复位功能。

图2为自适应遗传算法FPGA实现结构框图，自适应遗传算法在FPGA中实现由初始化模块、选择模块、交叉变异模块、存储模块、多路选择器模块、随机数模块、双口RAM存储单元和控制模块等构成。

图3为自适应遗传算法FPGA实现状态机，状态idle和stop是一个复位和一个结束状态，而状态st1、状态st2、状态st3和状态st4是四个工作状态，分别是初始化群体状态、选择状态、交叉变异状态和存储状态，各状态的工作过程如下：

状态idle：系统的异步复位信号reset只要变为低电平，状态机就会立即跳转到idle，在该状态下各模块开始对一些信号进行初始化，包括遗传代数、计数器的初值、随机数初值的装载、以及一些控制信号的初值设置等等，这个过程我们统称为复位。复位结束后自动转入状态st1。

状态st1：该状态系统工作在初始化群体阶段。进入状态st1后，控制模块立刻将信号start1置“1”，启动初始化群体操作。在FPGA内部时钟的作用下，每次生成一个新个体，同时控制模块使多路选择器输出的个体数据data、地址信号ad1来自于初始化模块。新个体产生后便通过2选1选择器B作用于PID控制器上，与此同时，初始化模块通过2选1选择器C使能适应度计算启动信号start，进行个体的适应度计算，计算结束后便产生一个结束信号over，通知初始化模块适应度计算结束。然后初始化模块产生一个RAM的写使能信号wr1，wr1通过2选1选择器A作用于RAM1、RAM2的写控制端，使RAM1、RAM2处于写状态。此时多路选择器地址输出信号只有ad1时有效的，ad1同时作用于RAM1、RAM2。在FPGA内部时钟的作用下同时将新个体及其适应度值分别存入RAM1和RAM2中，完成一次新个体的存储操作。此时初始化模块内部的个体计数器累加一，同时判断是否完成群体初始化操作，若没完成则继续，反之产生一个结束信号over1，通知控制模块初始化操作结束，状态机转入状态st2，同时将信号start1置“0”，关闭初始化模块。

状态st2：该状态系统工作在选择阶段。进入状态st2后，控制模块立刻将信号start2置“1”，启动选择操作。选择模块每次随机从RAM1和RAM2中选出两个不同个体及其适应度值，选择模块依据其适应度值的大小作出选择，这样就生成了一个新的个体，重复一次选择过程，这样就累积了两个新的个体。然后产生一个结束信号over2，通知控制模块选择操作结束，状态机转入状态st3，同时将信号start2置“0”，关闭选择模块。

状态st3：该状态下系统工作在交叉、变异阶段。进入状态st3后，控制模块立刻将信号start3置“1”，启动交叉、变异操作。交叉变异模块先对选择后生成的两个个体进行交叉操作，然后进行变异操作，通过此模块最终生成了两个真正的新一代的个体。最后产生一个结束信号over3，通知控制模块交叉、变异操作结束，状态机转入状态st4，同时将信号start3置“0”，关闭交叉变异模块。

状态st4：该状态下系统对生成的新个体进行存储。进入状态st4后，控制模块立刻将信号start4置“1”，启动个体存储操作，同时控制模块使多路选择器输出的个体数据data、地址信号ad1来自于存储模块。新个体产生后便通过2选1选择器B作用于PID控制器上，与此同时，存储模块通过2选1选择器C使能适应度计算启动信号start，进行个体的适应度计算。计算结束后便产生一个结束信号over，通知存储模块适应度计算结束。此时，存储模块便产生一个RAM的写使能信号wr2，wr2通过2选1选择器A作用于RAM1、RAM2的写控制端，使RAM1、RAM2处于写状态。在FPGA内部时钟的作用下，同时将新个体及其适应度值分别存入RAM1和RAM2中，完成一次新个体的存储操作。按同样的方式再存储另外一个新个体。存储完两个个体后，存储模块产生一个结束信号over4，通知控制模块存储操作结束。在存储的过程中对生成的新个体计数，当其达到群体规模时，遗传迭代次数加一。然后判断是否达到迭代要求，遗传操作若没有达到迭代要求状态机转入状态st2，继续进行遗传运算，否则转入状态stop。

状态stop：该状态表示遗传运算已经结束。进入状态stop后，停止一切工作，输出最优个体Best data，并使其通过2选1选择器B作用于PID控制器。状态stop已经不存在下一状态，也就是说状态机在此情况下处于“死机”状态，只有当系统异步复位信号reset有效后，状态机才会跳入idle状态。由于是异步复位，所以不必在stop状态下对reset判断。

图4所示为FPGA电源电路，电源为系统提供能量，其输出电压的稳定与否直接决定了系统稳定性。本实施例中，FPGA采用Altera公司cyclone系列的EP1C3T144C8芯片，它有3000个LE逻辑资源，另外还有13块M4K RAM(共6.5Kbyte)，一个PLL(数字锁相环)，144个引脚，其中有108个用户I/O，最高频率可达200MHZ。系统由外部提供5V电源，EP1C3T144C8的IO的电压是3.3V，采用LT1086实现5V到3.3V的电源转换，LT1086可输出3A的电流；内核的电压是1.5V，采用LT1587_1.5实现3.3V到1.5V的电源转换，为提高电源的稳定性，在各个芯片的输入输出加上一些滤波电容，另外有5V的电源指示灯D1，表示电源是否正常。

图5所示为FPGA配置与时钟电路，FPGA是基于sram型的可编程逻辑器件，不像基于rom型可编程器件CPLD，通过JTAG就可以直接把代码固化在芯片内部。FPGA也可以通过JTAG下载代码到片子里面运行，但是FPGA下载到片子里面代码是存放在ram里，所以断电后这些代码马上就丢失了。这样，FPGA就需要非易失性存储器来存放代码，每次上电后自动把代码从配置芯片中读出自行配置，然后运行。本实施例选用ALTERA公司配套的AS模式(主动下载模式)的配置存储器EPCS1，成本比较低，并且很容易配置。调试时流程一般是：修改设计，编译然后通过JTAG下载到FPGA内部运行，并进行代码验证，直到代码正确无误，最后才通过AS模式把代码固化到配置存储器里面。图5中J1为标准10针的JTAG下载口，J2为标准10针的AS下载口，U2为FPGA配置芯片EPCS1。

FPGA系统复位分为软件复位和硬件复位，图5所示电路中，K1为硬件复位按键，低电平有效，硬件复位接到FPGA的nconfig引脚(14脚)上，按下此键，FPGA的代码重新从EPCS1中配置。K2为软件复位按键，低电平有效，软件复位接到FPGA的全局时钟引脚(93脚)上，它是在编写VHDL代码的时候的reset引脚，用来对内部的寄存器，状态机，计数器和控制信号进行初始化到一个确定状态。

EP1C3T144C8一共有4个全局时钟，分别是16、17、92、93引脚，任何一个都可作为内部PLL的输入引脚，只有这四个全局时钟才能作为PLL输入，其它IO是不可以的，全局时钟相对于其它IO输入的时钟具有更大驱动能力和最小延时。系统采用93引脚接到外部有源20MHZ晶振上，外部晶振提供的时钟可通过内部PLL进行倍频，或通过分频器进行分频，这样可得到各种频率的时钟信号，以满足各种情况需要。

图6所示为智能PID控制系统主电路，它由A/D转换器、D/A转换器、LED显示和拨码开关设置电路构成。

A/D转换器采用TLC5510，为高速8位A/D转换器。TLC5510采用了一种改进的半闪结构及CMOS工艺，因而大大减少了器件中比较器的数量，而且在高速转换的同时能够保持低功耗。它的最高转换速率可达每秒20兆次。TLC5510内部还配备有标准的分压电阻，可以从+5V的电源获得2V满刻度的参考电压，并且可保证温度的稳定性。TLC5510的D1-D8为8位数字量输出，连接到FPGA的8个IO，OE为A/D的使能信号，连接到FPGA的59脚，低电平有效；CLK为A/D转换时钟，连接到FPGA的72脚。当A/D的使能信号为低电平时，A/D在每个时钟下降沿采样，延迟2.5个时钟周期后输出数据，所以FPGA在控制A/D采样时，存储数据时也要做相应的延迟。外部的模拟信号经J3输入，经耦合电容C20输入到由高速运放THS4001构成的信号放大调理电路，THS4001输出的信号经过由R15和C17构成的低通滤波器滤波后，输入到TLC5510的19脚等待A/D转换，输入电压范围为-5V到+5V。

D/A转换器采用THS5651，THS5651是德州仪器公司制造的先进的高速混合信号COMS工艺。THS5651是一个10位分辨率的数字模拟转换器(DAC)。10位DAC的成员CommsDAC系列高速低功耗COMS数字模拟转换器。THS5651支持直二进制和二进制补码输入字格式，能够实现灵活的接口与数字信号处理器。THS5651提供满量程差动输出电流为20mA和大于300K的输出阻抗，同时支持单端和差分应用。THS5651与FPGA连接如图4所示，THS5651的数字输入端口直接连接到FPGA的IO口，时钟引脚连接到FPGA的51脚。THS5651采用二进制输入格式，输出经过高速运放THS4001构成的电流电压变换电路，将输出的电流信号转变为电压信号控制被控对象，输出电压范围为-5V到+5V。

图6所示6位拨码开关SW1用来设置A/D转换器和D/A转换器的时钟频率，6位对应时钟频率分别为10KHZ、100KHZ、500KHZ、1MHZ、10MHZ、20MHZ。拨码开关一端通过电阻上拉连接到FPGA的IO口，另外一端接地，六位拨码开关使用时只有一位是短接的，其它的悬空。FPGA实时扫描六位拨码开关，哪一个接到低电平，则采用相应A/D、D/A的时钟频率。图6所示开关K1为FPGA外接一个参数整定起动开关，当被控系统参数或结构发生变化时，按动一次参数整定启动开关，系统自动进行PID控制器参数整定。

LED采用4位一体7段码LED数码管，图4中LED数码管DS1的段码和位选信号分别连接到FPGA的IO口，FPGA采用动态扫描方式进行数码显示。

本实用新型是利用自适应遗传算法的随机搜索的全局优化能力，通过对寻优参数进行编码，并用选择、交叉、变异作为工具引导搜索过程向着更高效的方向发展，最终搜索到较优PID控制器参数。

自适应遗传算法优化PID控制器参数，将kp、ki、kd三个参数组合在一起进行联合编码作为一个个体，遗传操作开始前系统随机产生64个个体。为了评价每个个体，采用系统误差绝对值时间积分(ITAE)性能指标作为参数选择的评价函数。自适应遗传算每次随机选择两个个体，通过适应度计算选择出较优个体，并以一定的概率对其进行交叉、变异操作产生新个体。遗传操作反复迭代进行，适应度高个体不断替换适应度低的个体，当个体的适应度不再有明显变化时，遗传操作停止，输出最优个体。

Claims

1.一种基于FPGA的自整定PID控制器，其特征是：

2.根据权利要求1所述的基于FPGA的自整定PID控制器，其特征是所述FPGA外接可使系统投入PID控制器参数整定的参数整定起动开关，并外接用于设定A/D转换器和D/A转换器的时钟频率的六位拨码开关。

3.根据权利要求1所述基于FPGA的自整定PID控制器，其特征是所述FPGA采用EP1C3T144C8，以LT1086实现系统外部5V电源到所述EP1C3T144C8的IO端的3.3V电压的电源转换，采用LT15871.5实现3.3V到EP1C3T144C8内核1.5V电压的电源转换；所述FPGA外接JTAG和AS两种配置模式，采用20MHZ有源晶振提供系统时钟。

4.根据权利要求3所述的基于FPGA的自整定PID控制器，其特征是所述A/D转换器采用TLC5510，所述TLC5510的八位数字量输出连接到所述FPGA的八个IO端，所述A/D转换器的使能信号连接到所述FPGA的第59脚，并且设置为低电平有效；所述A/D转换器的转换时钟CLK连接到所述FPGA的第72脚。

5.根据权利要求3所述的基于FPGA的自整定PID控制器，其特征是所述D/A转换器采用THS5651，所述THS5651的数字输入端口直接连接到所述FPGA的IO口，所述THS5651的时钟引脚连接到所述FPGA的第51脚；所述THS5651采用二进制输入格式，其输出信号通过运放THS4001构成的电流电压变换电路将输出的电流信号转变为用于控制被控对象的电压信号，输出电压范围为-5V到+5V。