CN114374140A

CN114374140A - 一种用于激光锁相的高速低延迟数字pid电路及其工作方法

Info

Publication number: CN114374140A
Application number: CN202111639612.1A
Authority: CN
Inventors: 李凯; 邬黎明; 郭彬; 林佳宏; 罗顺烨
Original assignee: Hangzhou Weijia Quantum Technology Co ltd
Current assignee: Hangzhou Weijia Quantum Technology Co ltd
Priority date: 2021-12-29
Filing date: 2021-12-29
Publication date: 2022-04-19

Abstract

本发明提供一种用于激光锁相的高速低延迟数字PID电路及其工作方法，所述工作方法包括如下步骤：S1：获取输入信号，对所述输入信号进行预处理得到误差信号；S2：锁定所述误差信号，同时根据所述误差信号计算PID系数；S3：根据所述PID系数进行PID控制，得到控制信号，对所述控制信号进行处理后输出至待锁激光器；S4：判断所述输入信号是否发生变化，若是，则重新获取误差信号，否则返回至步骤S3，直至结束。本发明可实现在带宽大于5MHz时，PID电路数字延迟时间低于100ns，其应用于量子精密测量领域，可使量子测量数据更加准确，同时缩短原子作用时间、提高分辨力和精度。

Description

一种用于激光锁相的高速低延迟数字PID电路及其工作方法

技术领域

本发明提供一种用于激光锁相的高速数字低延迟PID电路及其工作方法，该电路及工作方法特别适用于需要激光锁相的数字延迟要求小于100ns、带宽大于5MHz的量子精密测量领域。

背景技术

随着冷原子技术的不断推进，通过量子精密测量进行一些物理实验已经走向应用化进程，在测量过程中需要将两束激光的频率差进行相位锁定，为了压制频率差的相位噪声，尤其是距离载波较远的相位噪声往往需要将锁定环路的带宽提升至MHz以上，对于外腔式半导体激光器甚至需要5MHz以上，同时，环路延时需要小于100ns，虽然数字延迟可以通过PID反馈环路中微分项进行补偿，但在应用过程中，过大的微分系数对噪声干扰会有放大作用，容易产生自激振荡，影响实际的反馈带宽，因而低延时的反馈环路在该类应用中十分有意义，只有低延时电路才能够应用在量子精密测量领域，使量子测量数据更加准确，同时缩短原子作用时间、提高分辨力和精度。

在量子精密测量领域中，目前所常用的技术往往是通过拍频光路+锁相环+数字PID电路来实现所需光路的锁相功能，比如，公开号为CN101800395B的中国专利提供了一种数字化激光锁频装置和相位锁定方法，所述装置由激光器、分束器、分束器、光电探测器、偏置结、定向耦合器、放大器、集成锁相环频率综合器、外部参考源、数字 PID 控制模块、计算机等组件通过光路和电路连接，构成数字化激光锁相装置整体，将电学锁相环扩展到激光频率上，对其相位锁定。该方案的激光拍频锁相模块由于现有数字PID控制模块的限制，导致锁相延迟时间长，在量子精密测量过程中，由于延迟时间长的原因，致使锁定环路带宽不高，根据我们的复现其延迟在200ns附近，而带宽仅仅只有700KHz，最终导致测量的精度和分辨力较低。可见，该方案不能适用于低延时、高宽带的量子精密测量领域。

公开号为CN113267996A的中国专利申请提供了一种新型数字PID的电路及其控制方法》，所述电路包括数模转换器、第一RS触发器、第二RS触发器、第一运放、第一至第四电阻、第一变阻、PID电路。该方案利用数模转换器将数字电路产生的偏差转换为模拟信号，在出现偏差值超过数字量所能表示的上下限时，通过RS触发器产生正偏差上限偏置电压或负偏差下限偏置电压，与数模转换器输出的模拟信号按照各自的权重一起作为PID电路输入，改善PID电路的快速性。该方案可以在一定程度上改善PID电路的延时问题，但仍不能将数字延迟时间缩短到100ns以内；此外，该方案直接将信号输入PID电路，未集成任何控制单元，该电路无法实现激光拍频锁相的过程，故该电路无法应用到量子精密测量领域中。

因此，如何实现在带宽大于5MHz时，PID电路数字延迟时间低于100ns，是量子精密测量技术领域亟待解决的技术问题之一。

发明内容

为了解决上述技术问题，本发明的第一目的是提供一种用于激光锁相的高速低延迟数字PID电路的工作方法，该方法可实现在带宽大于5MHz时，PID电路数字延迟时间低于100ns，其应用于量子精密测量领域，可使量子测量数据更加准确，同时缩短原子作用时间、提高分辨力和精度。

本发明的第二目的是提供一种用于实现上述工作方法的激光锁相的高速低延迟数字PID电路。

基于上述目的，本发明的一个方面，提供一种用于激光锁相的高速低延迟数字PID电路的工作方法，该工作方法包括如下步骤：

S1：获取输入信号，对所述输入信号进行预处理得到误差信号；

S2：锁定所述误差信号，同时根据所述误差信号计算PID系数；

S3：根据所述PID系数进行PID控制，得到控制信号，对所述控制信号进行处理后输出至待锁激光器；

S4：判断所述输入信号是否发生变化，若是，则重新获取误差信号，否则返回至步骤S3，直至结束。

作为优选，所述获取输入信号，对所述输入信号进行预处理得到误差信号的具体方法为：获取两台激光器的频率差信号，将所述频率差信号转换为相位信息后进行数模转换得到误差信号。

作为优选，根据所述误差信号计算PID系数的具体方法为：

S21：根据比例系数进行乘法运算得到比例部分系数；

S22：对误差信号进行加法运算得到加法运算结果，将积分系数所述加法运算结果进行相乘得到积分部分系数；

S23：对当前的误差信号和前一周期的误差信号进行差值运算得到差值运算结果，并将差值运算结果与微分系数进行相乘继而得到微分部分系数；

S24：将所述比例部分系数、积分部分系数和微分部分系数相集合并输出。

作为优选，所述根据所述误差信号计算PID系数的计算过程由控制器调用内部DSP完成。

作为优选，对所述控制信号进行处理包括将控制信号进行模-数转换及电压-电流转换后输出。

作为优选，该工作方法还包括存储工作过程中不同误差信号对应的PID系数。

本发明的另一个方面，提供一种用于实现上述的工作方法的高速低延迟数字PID电路，该电路包括顺次连接的集成鉴相器、数模转换器、FPGA、数字PID、模数转换器及电压-电流转换器，其中，集成鉴相器、数模转换器、数字PID、模数转换器及电压-电流转换器顺次连接，所述FPGA与数字PID连接；

所述集成鉴相器，用于获取两台激光器的频率差信号并将所述频率差信号转换为相位信息；

所述数模转换器，用于对所述相位信息进行数模转换得到误差信号；

所述FPGA，用于锁定所述误差信号，同时根据所述误差信号计算PID系数；同时，所述FPGA用于实时判断所述输入信号是否发生变化；

所述数字PID，用于根据所述PID系数进行PID控制，得到控制信号；

所述模数转换器，用于将所述控制信号转换为数字信号；

所述电压-电流转换器，用于将所述数字信号进行电压-电流转换并将转换结果输出至待锁激光器进行锁相控制。

作为优选，所述数字PID包含于FPGA内部，所述FPGA还包括用于与上位机进行信息交互的通信模块。

作为优选，所述集成鉴相器、FPGA、模数转换器及电压-电流转换器的单个时钟周期为5ns，所述数模转换器的单个时钟周期为8ns。

与现有技术相比，本发明的有益效果为：

本发明通过对误差信号进行连续的数字信号和模拟信号的相互转换，并利用FPGA直接控制输入信号，减少了时钟周期，缩短了数字延迟时间，可以在带宽在5MHz以上时，实现将PID控制部分的数字延迟时间缩短到100ns以内，本发明特别适用于量子精密测量领域的激光锁相过程中，可使量子测量数据更加准确，同时缩短原子作用时间、提高分辨力和精度。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的限定。

图1是本发明实施例中用于激光锁相的高速低延迟数字PID电路的工作方法流程图；

图2是本发明实施例中用于激光锁相的高速低延迟数字PID电路的工作方法的核心控制逻辑图；

图3是本发明实施例中用于激光锁相的高速低延迟数字PID电路的连接结构图。

具体实施方式

下面结合附图与实施例对本发明作进一步说明。

应该指出，以下详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

基于背景技术中的问题及本发明的技术方案，本实施例首先提供一种用于激光锁相的高速低延迟数字PID电路的工作方法，如图1所示，该工作方法包括如下步骤：

S4：判断所述输入信号是否发生变化，若是，则重新获取误差信号，否则返回至步骤S3，直至结束。上述工作方法中，可采用FPGA的DSP对数字PID进行计算，实现了控制激光差频锁相的功能；实现程序设置简单可靠，节省了时钟周期，减小了数字延迟时间；利用一组数模和模数转换器之间的信号转变将PID的数字延迟时间进一步缩小；整个工作过程延迟时间小于100ns，整体反馈带宽大于5MHz。

作为一种较优的实施方式，所述获取输入信号，对所述输入信号进行预处理得到误差信号的具体方法为：获取两台激光器的频率差信号，将所述频率差信号转换为相位信息后进行数模转换得到误差信号。

作为一种较优的实施方式，根据所述误差信号计算PID系数的具体方法为：

S21：根据比例系数进行乘法运算得到比例部分系数；

作为一种较优的实施方式，将所述比例部分系数、积分部分系数和微分部分系数相集合并输出。

作为一种较优的实施方式，所述根据所述误差信号计算PID系数的计算过程由控制器调用内部DSP完成。

作为一种较优的实施方式，对所述控制信号进行处理包括将控制信号进行模-数转换及电压-电流转换后输出。

作为一种较优的实施方式，该工作方法还包括存储工作过程中不同误差信号对应的PID系数。

本实施例还提供一种用于实现上述的工作方法的高速低延迟数字PID电路，如图3所示，该电路包括顺次连接的集成鉴相器、数模转换器、FPGA、数字PID、模数转换器及电压-电流转换器，其中，集成鉴相器、数模转换器、数字PID、模数转换器及电压-电流转换器顺次连接，所述FPGA与数字PID连接；

所述模数转换器，用于将所述控制信号转换为数字信号；

作为一种较优的实施方式，所述数字PID包含于FPGA内部，所述FPGA还包括用于与上位机进行信息交互的通信模块。具体地，数模转换器将数字信号转换为模拟信号后与数字PID的输入口相连；同时FPGA内部编写的控制核心与上位机的控制端口相连，并控制数字PID需要反馈的电流信号并输出对应的模拟信号；数字PID输出端与模数转换器的输入端相连，完成模拟信号到数字信号的转换后输出；模数转换器的输出端与V-I转换器的输入端相连，经处理后得到需要加在激光器的驱动电流上的电流信号并通过输出端输出；V-I转换器输出端接入待锁激光器的输入端对激光器输出频率相位进行控制锁定。

作为一种较优的实施方式，所述集成鉴相器、FPGA、模数转换器及电压-电流转换器的单个时钟周期为5ns，所述数模转换器的单个时钟周期为8ns。

本实施例所述的工作过程所消耗时间验证：

数模转换器主要用于接收鉴相器（优选为集成鉴相板）输出的激光器频率差信号（及输入信号），并将数字信号转换成模拟信号，此时其带来的数字延迟为4个时钟周期（20ns）；

数字PID接收数模转换器输出的模拟信号，并受FPGA控制进行P、I、D三种参数的计算并输出。其中，进行P、I、D三种系数计算的过程如下：（需要说明，不管使用何种平台处理器进行数字PID系数计算都需要以下几个步骤）：第一步根据反馈接受到输入信号（反馈输入信号）和设定点（SET POINT）进行差值计算以得到误差信号（一个时钟），第二步根据误差信号进行PID的计算，这其中又可具体地分为以下几个步骤，第1步是根据比例系数进行乘法运算得到比例部分（一个时钟），第2步对误差信号进行加法运算（一个时钟），第3步是将积分系数与第2步得到的加法运算结果进行相乘得到积分部分（一个时钟），第4步对当前的误差信号和上一个周期的误差信号进行差值运算（一个时钟），第5步将第4步得到的差值运算结果与微分系数进行相乘继而得到微分部分（一个时钟），第6步是将以上步骤的比例部分结果、积分部分结果和微分部分结果进行相加（两个时钟），将得到的结果输出。考虑到一般的处理器都是单线程计算，故而完成整个PID环节需要8个时钟周期（第六步的比例，积分，微分部分相加由于有两个加法所以需要两个时钟周期）。这仅仅是数字PID模块单个的数字延迟时间，加上处理器将控制信号发送给PID以及锁存需要一个时钟周期，PID输出后进入下一步需要一个时钟周期，所以传统的数字PID计算过程所有数字延迟时间为10个时钟周期（50ns）。然而对于本实施例而言，通过FPGA调用内部的DSP进行乘加运算，所有的计算量都可以在一个时钟内完成，这样就大大提升了环路的响应带宽。调用DSP进行节省时钟周期的示意图见图2，首先需要说明的是，PID中只有当接收到的误差信号改变了以后，才会进行P、I、D三者参数的计算。所以实施例通过一个时钟周期对反馈输入信号进行锁定，由于SET POINT是用户预先设置可保持不变，故此方法即可控制ERROR信号不变，可节约每一次的PID计算过程，将数字延迟时间节省到1个时钟周期（5ns）。而FPGA本身将控制信号发送给PID以及锁存需要一个时钟周期，PID输出后进入下一步需要一个时钟周期，所以本发明FPGA的接口电路+FPGA内部编写的数字PID模块所有数字延迟时间为3个时钟周期（15ns）。

根据用户需求通过上位机将预设需要改变的相位差及其PID的系数一并存储进FPGA中，就可以实现在量子精密测量过程中精确锁定拍频信号的相位差。

输出的电流信号由模数转换器的输入端接收，并将模拟信号转换为数字信号，此时带来的数字延迟为两个时钟周期（16ns），并输出，此时输出的是电压信号；

再通过V-I转换器将电压信号转换为电流信号，并最终输入待锁激光器，实现了控制激光器输出频率相位；

而本实施例所涉及的其他模块由于芯片之间数据传输以及处理的数字延迟为6个时钟，即为30ns，所以整个电路所带来的数字延时为81ns，实现了将数字延迟抑制到100ns以内的高速数字PID控制模块。

本实施例利用FPGA同时计算PID三个参数，将延迟时间由10个时钟周期缩短为3个时钟周期，大大缩短数字延迟时间；本发明利用数模转换器和模数转换器，相比于已有的单纯只加了一个数模转换器的PID电路只缩短了PID参数控制时间，本发明缩短了整个锁相PID电路的数字延迟时间。

综上所述，本发明可实现在带宽大于5MHz时，PID电路数字延迟时间低于100ns，其应用于量子精密测量领域，可使量子测量数据更加准确，同时缩短原子作用时间、提高分辨力和精度。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种用于激光锁相的高速低延迟数字PID电路的工作方法，其特征在于，包括如下步骤：

2.根据权利要求1所述的一种用于激光锁相的高速低延迟数字PID电路的工作方法，其特征在于，所述获取输入信号，对所述输入信号进行预处理得到误差信号的具体方法为：获取两台激光器的频率差信号，将所述频率差信号转换为相位信息后进行数模转换得到误差信号。

3.根据权利要求1所述的一种用于激光锁相的高速低延迟数字PID电路的工作方法，其特征在于，根据所述误差信号计算PID系数的具体方法为：

S21：根据比例系数进行乘法运算得到比例部分系数；

4.根据权利要求1所述的一种用于激光锁相的高速低延迟数字PID电路的工作方法，其特征在于，所述根据所述误差信号计算PID系数的计算过程由控制器调用内部DSP完成。

5.根据权利要求1所述的一种用于激光锁相的高速低延迟数字PID电路的工作方法，其特征在于，对所述控制信号进行处理包括将控制信号进行模-数转换及电压-电流转换后输出。

6.根据权利要求1所述的一种用于激光锁相的高速低延迟数字PID电路的工作方法，其特征在于，还包括存储工作过程中不同误差信号对应的PID系数。

7.一种用于实施权利要求1-6中任一项所述方法的高速低延迟数字PID电路，其特征在于，包括顺次连接的集成鉴相器、数模转换器、FPGA、数字PID、模数转换器及电压-电流转换器，其中，集成鉴相器、数模转换器、数字PID、模数转换器及电压-电流转换器顺次连接，所述FPGA与数字PID连接；

所述模数转换器，用于将所述控制信号转换为数字信号；

8.根据权利要求7所述的高速低延迟数字PID电路，其特征在于，所述数字PID包含于FPGA内部，所述FPGA还包括用于与上位机进行信息交互的通信模块。

9.根据权利要求7所述的高速低延迟数字PID电路，其特征在于，所述集成鉴相器、FPGA、模数转换器及电压-电流转换器的单个时钟周期为5ns，所述数模转换器的单个时钟周期为8ns。