CN201479117U - 一种高速流水线型模数转换器的分时数字纠错电路装置 - Google Patents
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Abstract
本实用新型提供一种高速流水线型模数转换器的分时数字纠错电路装置，其不仅传输时延满足极端转换速率的要求，且能提供简化的数字纠错电路，有效的控制芯片面积，减小电路设计复杂性，提高设计效率。其包括模拟信号、各级乘法数模转换电路装置，所述各级乘法数模转换电路装置输出信号均包括高位、低位，其特征在于：所述各级乘法数模转换电路装置输出的高位、低位依次通过其对应的各级纠错电路后输出完整数字信号，所述各级纠错电路包括异或门、开关、本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位，所述本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位通过连接其对应的所述异或门、开关后输出信号至对应的D触发器后连接下一级时延对齐与纠错电路。
Description
(一)技术领域
本实用新型涉及流水线型模数转换器(Pipel ine ADC)技术领域，具体为一种高速流水线型模数转换器的分时数字纠错电路装置。
(二)背景技术
流水线型模数转换器由于其工艺要求、芯片面积、功耗和速度方面较为适中的要求和性能，近年来取得了较快的发展。以深亚微米互补氧化物半导体(CMOS)工艺为基础，目前流水线型模数转换器的精度覆盖8～14位，速度覆盖从25MHz到250MHz，以该结构为基础的单一转换器芯片或集成SOC芯片在通信、工业、医疗成像和国防领域都得到广泛的应用。
经典的4级1.5位+2位流水线型模数转换器系统如图1所示(为了简化绘图和说明，这里画出的为六位精度的模数转换系统，实际应用中会出现8～14位的情况，但基本原理一致)：模拟信号A进入第一级乘法数模转换电路(MDAC1)，经过相应的处理和转换后输出两位数字结果和减量模拟信号B；在模拟信号A进入第一级乘法数模转换电路之后半个时钟周期，减量模拟信号B作为第二级乘法数模转换电路(MDAC2)的模拟输入继续进行处理，并依次类推。按照这样的过程，就得到了一系列乘法数模转换电路的输出——共五组两位数字信号。但由于这五组数字信号之间各具有半个时钟周期的延迟，所以这些信号分别被送到延时对齐电路C和数字纠错电路D中进行处理，最后形成6位数字输出完成全部模数转换工作。
传统的延时对齐电路C和数字纠错电路D如图二所示，延时对齐电路实际上是由一系列的D触发器组成，其功能为将各个乘法数模转换器的数字输出进行延时，从而能够得到相同时刻的输出。而数字纠错电路则将各路输出进行加法运算，去除其中的冗余项，同时对各级乘法数模转换器中可能的误差进行纠错处理，最后得到需要的六位转换结果并输出。
在以上描述的过程中，形成一个重要的影响流水线型模数转换器性能的参数：延时周期(Latency)，即：从模拟信号输入到相应的数字信号输出之间的延时。在图一、二所示的系统中延时周期为3个时钟周期，其中2.5个时钟周期是信号分别传导到各级乘法数模转换器所导致，剩下的0.5个时钟周期延迟则是数字纠错电路消耗的。在相当多的高速应用中，用户希望这个延时的时间尽量短，从而能够获得更快的系统响应。
从图2中可见，最长路径为从F通过四个全加器和一个半加器进位到G，以此类推，常见的8～14位转换精度将会有更长的逻辑路径。为了减小延时周期，通常情况下需要数字纠错过程在半个转换周期内完成。以250MHz转换周期来说，去除必要的非交错时钟空隙，数字纠错必须在小于1.5纳秒内完成，以常见的8～14位转换精度转换器来说，传统方法将根本无法在这个时间限度内完成所有数字纠错过程。
目前为了解决上述矛盾，一般会采用以下两种方法：
为数字纠错提供更长的转换时间。由于此方法会增加转换器的延迟周期，在对延迟周期较严格的应用中无法采用；
采用更快的数字纠错电路，现有技术制成的电路可以有效地缩短逻辑路径，从而获得更快地逻辑传递时间。但随着级数的增加，这种方法将会导致电路复杂程度呈几何级数增加，对设计复杂度和芯片面积都会带来不利影响。
(三)发明内容
针对上述问题，本实用新型提供一种高速流水线型模数转换器的分时数字纠错电路装置，其不仅传输时延满足极端转换速率的要求，且能提供简化的数字纠错电路，有效的控制芯片面积，减小电路设计复杂性，提高设计效率。
其技术方案是这样的：其包括模拟信号、各级乘法数模转换电路装置，所述各级乘法数模转换电路装置输出信号均包括高位、低位，其特征在于：所述各级乘法数模转换电路装置输出的高位、低位依次通过其对应的各级纠错电路后输出完整数字信号，所述各级纠错电路包括异或门、开关、本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位，所述本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位通过连接其对应的所述异或门、开关后输出信号至对应的D触发器后连接下一级时延对齐与纠错电路。
其进一步特征在于：其每级纠错电路包括本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位、异或门、开关，所述前级所有的位均连接其对应的异或门，除最高位外的前级所有位均连接有其对应的开关输入端，所述下级高位连接本级异或门输入端，所述本级低位连接所述本级异或门输入端，所述下级高位、本级低位分别输入本级开关的输入端，所述本级开关输出端连接上一级开关输入端和上一级异或门输入端，所述上一级开关输出端依次连接其前一级的开关输入端和前一级异或门输入端直至次高位的开关和异或门，所述次高位的开关输出端连接所述最高位的异或门输入端，所述所有的异或门均连接其对应的D触发器输出位，所述下级乘法数模转换器输出的低位直接连接其对应的D触发器输出位；所述开关为二选一开关，其一端接地。
采用本实用新型的结构后，由于所述各级乘法数模转换电路装置输出的高位、低位依次通过其对应的各级纠错电路后输出完整数字，所述各级纠错电路包括异或门、开关、本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位，所述本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位通过连接其对应的所述异或门、开关后输出信号至其对应的D触发器后连接下一级的纠错电路。由于本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位通过连接其对应的异或门、开关同时完成其数字纠错，故其数字纠错分级完成，每级的运算量小，完成的时延短，故其不仅传输时延满足极端转换速率的要求，且能提供简化的数字纠错电路，有效的控制芯片面积，减小电路设计复杂性，提高设计效率。
(四)附图说明
图1为流水线型模数转换器系统的结构示意及功能框图；
图2为传统的时延对齐电路和数字纠错电路的结构示意及功能框图；
图3为本实用新型四位时延对齐分时数字纠错电路结构示意及功能框图(部分)；
图4为本实用新型六位时延对齐分时数字纠错电路最后级结构示意及功能框图。
(五)具体实施方式
本实用新型包括模拟信号、各级乘法数模转换电路装置，各级乘法数模转换电路装置输出信号均包括高位、低位，各级乘法数模转换电路装置输出的高位、低位依次通过其对应的各级纠错电路后输出完整数字信号，各级纠错电路包括异或门、开关、本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位，本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位通过连接其对应的异或门、开关后输出信号至对应的D触发器后连接下一级时延对齐与纠错电路。
具体实施例一：四位精度的模数转换器的分时数字纠错电路见图3，其包括三级乘法数模转换器，第一级乘法数模转换器输出的高位和低位分别连接其对应的D触发器，第一级高位连接的D触发器连接异或门(A)输入端，第一级低位连接的D触发器(S)连接异或门(B)输入端，第二级乘法数模转换器输出的高位连接异或门(B)输入端，第一级低位连接的D触发器(S)和第二级乘法数模转换器输出的高位分别连接开关X输入端后，开关X输出端连接异或门(A)输入端，开关X接地，异或门(A)、异或门(B)、开关X和第一级高位、第一级低位、第二级高位组成一级时延对齐与纠错电路J；
异或门(A)输出端通过D触发器时延后连接异或门(C)输入端，异或门(B)输出端通过D触发器时延后连接异或门(D)输入端和开关Y输入端，第二级的低位通过触发器D时延后连接异或门(F)输入端，第三级的高位连接异或门(F)输入端，第二级的低位和第三级的高位分别连接开关Z输入端后，开关Z输出端分别连接开关Y输入端和异或门(D)输入端，开关Y的输出端连接异或门(C)输入端，异或门(C)、异或门(D)、异或门(F)、开关Y、开关Z以及相应的输出位组成二级时延对齐与纠错电路H；
异或门(C)、异或门(D)、异或门(F)对应连接其输出端的D触发器，第三级的低位直接通过对应的D触发器输出。从而，异或门(C)输出最高位，异或门(D)输出次高位，异或门(F)输出第三位，第三级的低位直接输出。
具体实施例二：六位精度的模数转换器的分时数字纠错电路的最后级见图4，其包括上面四级运算所得到的前五位所对应输出的D触发器，除最高位的D触发器只连接异或门的输入端外，其余四位所对应的触发器均对应连接其对应的异或门的输入端和对应的开关的输入端，最后级乘法数模转换器输出高位连接第五个触发器所对应连接的异或门的输入端和开关的输入端后，其后一级开关的输出端分别连接其前一级开关的输入端、前一级异或门的输入端直至次高位，次高位所对应的开关输出端连接最高位所对应的异或门的输入端，以上的异或门的输出端对应连接D触发器，作为六位中的前五位，最后级乘法数模转换器输出低位直接连接其对应的触发器作为六位中的第六位。
D触发器在电路中完成时钟的延时功能；异或门完成不包括进位项部分的加法运算；开关具体为二选一开关(为现有成熟技术)，其一端接地，其完成对是否进位的判断。
Claims (3)
1.一种高速流水线型模数转换器的分时数字纠错电路装置，其包括模拟信号、各级乘法数模转换电路装置，所述各级乘法数模转换电路装置输出信号均包括高位、低位，其特征在于：所述各级乘法数模转换电路装置输出的高位、低位依次通过其对应的各级纠错电路后输出完整数字信号，所述各级纠错电路包括异或门、开关、本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位，所述本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位通过连接其对应的所述异或门、开关后输出信号至对应的D触发器后连接下一级时延对齐与纠错电路。
2.根据权利要求1所述一种高速流水线型模数转换器的分时数字纠错电路装置，其特征在于：其每级纠错电路包括本级乘法数模转换器输出低位以及前级所有的位、下级乘法数模转换器输出的高位、异或门、开关，所述前级所有的位均连接其对应的异或门，除最高位外的前级所有位均连接有其对应的开关输入端，所述下级高位连接本级异或门输入端，所述本级低位连接所述本级异或门输入端，所述下级高位、本级低位分别输入本级开关的输入端，所述本级开关输出端连接上一级开关输入端和上一级异或门输入端，所述上一级开关输出端依次连接其前一级的开关输入端和前一级异或门输入端直至次高位的开关和异或门，所述次高位的开关输出端连接所述最高位的异或门输入端，所述所有的异或门均连接其对应的D触发器输出位，所述下级乘法数模转换器输出的低位直接连接其对应的D触发器输出位。
3.根据权利要求2所述一种高速流水线型模数转换器的分时数字纠错电路装置，其特征在于：所述开关为二选一开关，其一端接地。
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