CN201378237Y - 画素数组基板 - Google Patents

Abstract

本实用新型涉及一种画素数组基板，其包括基板、多条第一配线、多条第二配线、多个画素单元、多条第一引线、多条第二引线、多个第一焊垫、绝缘层、多个接触窗以及多个第二焊垫。基板具有显示区以及周边电路区。多条第一配线与多条第二配线将显示区划分成多个画素区域。画素单元配置于画素区域内，且其与对应之第一配线以及第二配线电性连接。第一引线与第二引线配置于周边电路区内，第一引线电性连接第一配线，第二引线电性连接第二配线。第一焊垫配置于周边电路区内。绝缘层位于第一焊垫与第一引线之间。接触窗位于绝缘层中，接触窗电性连接第一焊垫与第一引线。第二焊垫配置于周边电路区内，且第二焊垫与第二引线电性连接。其具有紧密配置的焊垫。

Description

画素数组基板

【技术领域】

本实用新型关于一种基板，且特别关于一种画素数组基板。

【背景技术】

在多媒体社会中，显示器已成为人们获取信息的重要媒介之一。一般而言，显示器中具有用以显示信息的显示面板(display panel)，显示面板包括画素数组基板、彩色滤光片基板以及液晶层。画素数组基板包括多条扫描配线、多条数据配线、多个画素单元以及多个焊垫。其中，画素单元分别与对应的扫描配线以及数据配线电性连接，而扫瞄配线以及数据配线与焊垫电性连接。

显示面板是由驱动芯片(driving IC)所控制。换言之，驱动芯片运算并提供数字讯号，使得显示面板产生画面。然而，在驱动芯片与显示面板之间，须要利用封装技术来进行驱动芯片与显示面板之间的电性连接。封装技术大致可分为卷带承载封装(Tape Carrier Package，TCP)、芯片-软性电路板封装(Chip On Film，COF)以及晶粒-玻璃接合封装(Chip On Glass，COG)。在晶粒-玻璃接合封装中，驱动芯片藉由其上的凸块与画素数组基板上的焊垫接合，以电性连接驱动芯片与显示面板。

随着显示面板朝向高分辨率的趋势发展，画素数组基板上的焊垫数量也渐增。然而，为了避免金属图案之间产生电性干扰，焊垫与焊垫之间具有间距上的限制。如此一来，使得焊垫无法紧密配置。因此，如何紧密配置焊垫且能避免可能衍生的电性干扰现象为此领域亟需解决的问题。

【本实用新型内容】

本实用新型的目的在于提供一种画素数组基板，该基板不仅可以具有紧密配置的焊垫以满足设计需要，而且布局合理，能有效消除电性干扰以确保产品质量。

本实用新型第一种画素数组基板，其包括基板、多条第一配线、多条第二配线、多个画素单元、多条第一引线、多条第二引线、多个第一焊垫、绝缘层、多个第一接触窗以及多个第二焊垫。其中，基板具有显示区以及周边电路区。多条第一配线与多条第二配线配置于基板上，其中多条第一配线与多条第二配线将显示区划分成多个画素区域。画素单元配置于画素区域内，且其与对应的第一配线以及第二配线电性连接。多条第一引线与多条第二引线配置于周边电路区内，其中各第一引线电性连接一第一配线，各第二引线电性连接一第二配线。多个第一焊垫配置于周边电路区内。绝缘层位于第一焊垫与第一引线之间。多个第一接触窗位于绝缘层中，其中各第一接触窗电性连接一第一焊垫与一第一引线。多个第二焊垫配置于周边电路区内，各第二焊垫电性连接一第二引线。

在本实用新型第一种画素数组基板一实施例中，上述的第一配线包括数据配线。

在本实用新型第一种画素数组基板一实施例中，上述的第二配线包括扫描配线。

在本实用新型第一种画素数组基板一实施例中，上述的画素数组基板更包括多个第二接触窗，位于绝缘层中，其中各第二接触窗电性连接一第二焊垫与一第二引线。

在本实用新型第一种画素数组基板一实施例中，上述连接奇数条的第一引线的第一焊垫的位置与连接偶数条的第一引线的第一焊垫的位置彼此错开。

在本实用新型第一种画素数组基板一实施例中，上述连接奇数条的第二引线的第二焊垫的位置与连接偶数条的第二引线的第二焊垫的位置彼此错开。

本实用新型另一种画素数组基板，其包括基板、多条第一配线、多条第二配线、多个画素单元、多条第一引线、多条第二引线、多条第三引线、多条第四引线、绝缘层、多个第一接触窗、多个第一焊垫以及多个第二焊垫。其中，基板具有显示区以及周边电路区。多条第一配线与多条第二配线配置于基板上，其中第一配线与第二配线将显示区划分成多个画素区域。画素单元配置于一画素区域内，且其与对应之第一配线以及第二配线电性连接。多条第一引线配置于周边电路区内，各第一引线包括第一线段与第二线段，其中第一线段电性连接一第一配线。绝缘层位于第一线段与第二线段之间。多个第一接触窗位于绝缘层中，其中各第一接触窗电性连接一第一线段与一第二线段。多条第二引线配置于周边电路区内，各第二引线电性连接一第一配线，其中第一引线与第二引线交错配置。多条第三引线配置于周边电路区内，各第三引线电性连接一第二配线。多条第四引线配置于周边电路区内，各第四引线电性连接一第二配线，其中第三引线与第四引线交错配置。多个第一焊垫配置于周边电路区内，其中每一第二线段以及其中每一第二引线皆电性连接一第一焊垫。多个第二焊垫配置于周边电路区内，其中每一第三引线以及其中每一第四引线皆电性连接一第二焊垫。

在本实用新型第二种画素数组基板一实施例中，上述的第一配线包括数据配线。

在本实用新型第二种画素数组基板一实施例中，上述的第二配线包括扫描配线。

在本实用新型第二种画素数组基板一实施例中，上述连接第一引线的第一焊垫的位置与连接第二引线的第一焊垫的位置彼此错开。

在本实用新型第二种画素数组基板一实施例中，上述连接第三引线的第二焊垫的位置与连接第四引线的第二焊垫的位置彼此错开。

在本实用新型第二种画素数组基板一实施例中，上述第一线段电性连接一奇数条的第一配线，第二引线电性连接一偶数条的第一配线。

在本实用新型第二种画素数组基板一实施例中，上述的第一焊垫直接连接第二引线。

在本实用新型第二种画素数组基板一实施例中，上述画素数组基板更包括多个第二接触窗，位于绝缘层中，其中各第二接触窗电性连接一第一焊垫与一第二线段。

在本实用新型第二种画素数组基板一实施例中，上述第一焊垫直接连接第二线段。

在本实用新型第二种画素数组基板一实施例中，上述第三引线包括一第三线段与一第四线段，其中第三线段电性连接一奇数条的第二配线。

在本实用新型第二种画素数组基板一实施例中，上述画素数组基板更包括多个第二接触窗，位于绝缘层中，其中各第二接触窗电性连接一第三线段与一第四线段。

在本实用新型第二种画素数组基板一实施例中，上述画素数组基板更包括多个第三接触窗，位于绝缘层中，其中第三接触窗电性连接一第二焊垫与一第四线段。

在本实用新型第二种画素数组基板一实施例中，上述第二焊垫直接连接一第四线段。

在本实用新型第二种画素数组基板一实施例中，上述第二焊垫直接连接一第四引线。

在本实用新型第一种画素数组基板实施例中，焊垫以及与其电性连接的引线之间具有绝缘层。换言之，焊垫以及与其位于同一水平位置的相邻引线之间具有绝缘层，故能避免两者之间产生电性干扰。在本实用新型第二种画素数组基板实施例中，一部分与焊垫电性连接的引线包括第一线段与第二线段，第一线段与第二线段之间具有绝缘层。因此，焊垫以及与其位于同一水平位置的相邻第二线段之间具有绝缘层，故能避免两者之间产生电性干扰。承上述，在本实用新型之画素数组基板中，焊垫以及与其位于同一水平位置的相邻导线之间配置有绝缘层，因此能避免两者之间产生电性干扰，故能紧密配置焊垫，以有效缩减焊垫所需的布局(layout)空间。

为让本实用新型上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

【附图说明】

图1A是依照本实用新型第一实施例一种画素数组基板的示意图。

图1B是图1A中显示区的局部上视示意图。

图1C是图1A中周边电路区的局部上视示意图。

图1D是沿图1C的I-I’线的剖面示意图。

图2A是依照本实用新型第二实施例的画素数组基板中显示区的局部上视示意图。

图2B是沿图2A的I-I’线的剖面示意图。

图2C是沿图2A的II-II’线的剖面示意图。

图2D是沿图2A的III-III’线的剖面示意图。

图3是依照本实用新型一实施例的画素数组基板中周边电路区的局部上视示意图。

【主要组件符号说明】

100、100a、100b：画素数组基板

102：基板

104：显示区

106：周边电路区

108：画素区域

110a、110b、110c、110d：第一配线

112a、112b、112c：第二配线

114：画素单元

116：主动组件

116c：通道层

116d：汲极

116g：闸极

116s：源极

118：画素电极

119：接触窗

120a、120b、120c、120d：第一引线

122：第一线段

124：第二线段

130a、130b：第二引线

140a、140b、140c、140d：第一焊垫

160：绝缘层

170：第一接触窗

172：第一接触窗

174：第二接触窗

【具体实施方式】

【第一实施例】

图1A是依照本实用新型第一实施例一种画素数组基板的示意图，图1B是图1A中显示区的局部上视示意图，图1C是图1A中周边电路区的局部上视示意图，图1D是沿图1C的I-I’线的剖面示意图。

请同时参照图1A至图1D，画素数组基板100例如是薄膜晶体管数组基板，其包括基板102、多条第一配线110a、110b、110c、110d、多条第二配线112a、112b、112c、多个画素单元114、多条第一引线120a、120b、120c、120d、多条第二引线(未绘示)、多个第一焊垫140a、140b、140c、140d、多个第二焊垫(未绘示)、绝缘层160以及多个第一接触窗170。

请同时参照图1A与图1B，基板102具有显示区104以及周边电路区106。显示区104内配置有多条第一配线110a、110b、110c、110d与多条第二配线112a、112b、112c。在本实施例中，多条第一配线110a、110b、110c、110d例如是数据配线，多条第二配线112a、112b、112c例如是扫瞄配线。多条第一配线110a、110b、110c与多条第二配线112a、112b、112c将显示区104划分成多个画素区域108。画素单元114配置于一个画素区域108内，且其与对应的第一配线110a、110b、110c、110d与第二配线112a、112b、112c电性连接。画素单元114包括主动组件116以及画素电极118。主动组件116例如是薄膜晶体管，其包括闸极116g、通道层116c以及源极116s与汲极116d。在本实施例中，闸极116g例如是与第二配线112a、112b、112c电性连接，源极116s例如是与第一配线110a、110b、110c、110d电性连接。画素电极118藉由接触窗119与汲极116d电性连接。

请同时参照图1A、图1C以及图1D，周边电路区106内配置有多条第一引线120a、120b、120c、120d以及多个第一焊垫140a、140b、140c、140d。第一引线120a、120b、120c、120d分别电性连接一第一配线110a、110b、110c、110d，且第一引线120a、120b、120c、120d经由一第一接触窗170与第一焊垫140a、140b、140c、140d电性连接。详言之，多个第一接触窗170位于绝缘层160中，绝缘层160配置于第一引线120a、120b、120c、120d与第一焊垫140a、140b、140c、140d之间，其材质例如是氧化硅、氮化硅或是其它介电材质。

请同时参照图1C与图1D，在本实施例中，连接奇数条的第一引线120a、120c的第一焊垫140a、140c的位置与连接偶数条的第一引线120b、120d的第一焊垫140b、140d的位置彼此错开。因此，举例来说，位于同一水平位置的第一焊垫140b、140d以及与其相邻的第一引线120a、120c之间有绝缘层160隔绝，故能抑制两者之间的电性干扰。换言之，在画素数组基板100的制程中，由于第一引线120a、120b、120c、120d以及第一焊垫140a、140b、140c、140d分别是由不同层的金属层所形成，因此两者之间不具有最小间距的限制，故能紧密配置第一焊垫140a、140b、140c、140d。

值得注意的是，周边电路区106内更配置有多条第二引线(未绘示)以及多个第二焊垫(未绘示)。且，画素数组基板100更包括多个第二接触窗(未绘示)，其例如是位于绝缘层160中。每一第二引线连接一第二配线112a、112b、112c，且第二引线经由一第二接触窗(未绘示)与第二焊垫电性连接。换言之，在本实施例中，第二引线、第二焊垫以及第二接触窗的配置方式与结构与图1C以及图1D中所绘示的第一引线120a、120b、120c、120d、第一焊垫140a、140b、140c、140d以及第一接触窗170相似，故于此不赘述。值得注意的是，在本实施例中，连接奇数条的第二引线的第二焊垫的位置与连接偶数条的第二引线的第二焊垫的位置也可以彼此错开。因此，位于同一水平位置的第二焊垫以及与其相邻的第二引线之间有绝缘层160隔绝，以抑制两者之间的电性干扰。换言之，在画素数组基板100的制程中，由于第二引线以及第二焊垫分别是由不同层的金属层所形成，因此两者之间不具有最小间距的限制，故能紧密配置第二焊垫。

在本实施例中，是以第二引线与第二焊垫位于不同金属层为例，但本实用新型不限于此。换言之，在一实施例中，第二引线也可以与第二焊垫位于同一金属层，也就是两者直接电性连接。再者，在本实施例中，是以第一配线为资料配线为例，但本实用新型不限于此，在其它实施例中，第一配线也可以是扫瞄配线。

在本实施例之中，焊垫以及与其位于同一水平位置的相邻引线之间配置有绝缘层。由于绝缘层能抑制焊垫以及与其相邻的引线之间产生电性干扰，故，在画素数组基板的制程中，能将焊垫以及引线紧密配置，以大幅缩减配置焊垫所需的布局(layout)空间。因此，本实用新型的画素数组基板特别适用于需较多驱动的高分辨率显示面板中，以大幅提升焊垫的配置紧密程度，进而缩减焊垫所需的布局空间。

【第二实施例】

图2A是依照本实用新型第二实施例画素数组基板中显示区的局部上视示意图，图2B是沿图2A的I-I’线的剖面示意图，图2C是沿图2A的II-II’线的剖面示意图，图2D是沿图2A的III-III’线的剖面示意图。在本实施例中，画素数组基板100a与第一实施例中所描述的画素数组基板100相似，其不同之处在于周边电路区中引线的配置方式。

请同时参照图2A至图2C，在本实施例的画素数组基板100a中，周边电路区106内配置有多条第一引线120a、120b、多条第二引线130a、130b以及多个第一焊垫140a、140b、140c、140d。在本实施例中，每一第一引线120a、120b例如是电性连接一奇数条的第一配线110a、110c(请参照图1B)，其包括第一线段122与第二线段124。第一线段122经由第一接触窗172与第二线段124电性连接，第二线段124经由第二接触窗174与第一焊垫140a、140c电性连接。其中，第一接触窗172与第二接触窗174例如是位于绝缘层160中，绝缘层160配置于第一线段122与第二线段124之间。第一引线120a、120b与第二引线130a、130b交错配置。换言之，第一引线120a、120b与第二引线130a、130b相邻。在本实施例中，第二引线130a、130b例如是电性连接一偶数条的第一配线110b、110d(请参照图1B)与一第一焊垫140b、140d。

在本实施例中，连接第一引线120a、120b的第一焊垫140a、140c的位置与连接第二引线130a、130b的第一焊垫140b、140d的位置彼此错开。因此，位于同一水平位置的第一焊垫140b、140d以及与其相邻的第一引线120a、120b之间有绝缘层160隔绝，故能抑制两者之间的电性干扰。换言之，在画素数组基板的制程中，由于第二线段124以及与其相邻的第一焊垫140b、140d分别由不同层的金属层所形成，因此两者之间不具有最小间距的限制，故能紧密配置第一焊垫140a、140b、140c、140d。

值得注意的是，在本实施例中，周边电路区106内更配置有多条第三引线(未绘示)、多条第四引线(未绘示)以及多个第二焊垫(未绘示)。且，画素数组基板100更包括多个第三接触窗(未绘示)以及多个第四接触窗(未绘示)，其例如是位于绝缘层160中。第三引线、第四引线、第二焊垫、第三接触窗以及第四接触窗的配置方式与结构分别与图2A至图2D中所绘示的第一引线120a、120b、第二引线130a、130b、第一焊垫140a、140b、140c、140d、第一接触窗172以及第二接触窗174相似，故于此不赘述。换言之，第三引线与第四引线交错配置，且第三引线与第四引线相邻。第三引线例如是连接一奇数条的第二配线112a、112c(请参照图1B)，第四引线例如是连接一偶数条的第二配线112b(请参照图1B)。值得注意的是，在本实施例中，连接第三引线的第二焊垫的位置与连接第四引线的第二焊垫的位置也可以彼此错开。故，位于同一水平位置的第二焊垫以及与其相邻的第三引线之间有绝缘层160隔绝，以抑制两者之间的电性干扰。换言之，在画素数组基板的制程中，由于第二焊垫以及与其相邻的第三引线分别由不同层的金属层所形成，因此两者之间不具有最小间距的限制，故能紧密配置第二焊垫。

在本实施例中，是以第二线段124与第一焊垫140a、140c藉由第二接触窗174电性连接为例，但本实用新型不限于此。在另一实施例中，如图3所示，画素数组基板100b与画素数组基板100a的不同处在于第一引线120a、120b的第二线段124例如是与第一焊垫140a、140c直接连接。换言之，第二线段124与第一焊垫140a、140c是由同一层的金属层所形成。

在上述的实施例中，是以第三引线与第四引线分别与第一引线与第二引线的结构以及配置方式相似为例，但本实用新型不限于此。换言之，在另一实施例中，第三引线、第四引线以及第二焊垫也可以位于同一金属层，也就是第三引线与第二焊垫直接连接，第四引线与第二焊垫直接连接。再者，在本实施例中，是以第一配线为资料配线为例，但本实用新型不限于此，在其它实施例中，第一配线也可以是扫瞄配线。

综上所述，本实用新型的画素数组基板中，焊垫以及与其位于同一水平位置的相邻引线之间配置有绝缘层，换言之，焊垫以及与其相邻的引线是由不同层的金属层所形成。绝缘层能抑制焊垫以及与其相邻的引线之间的电性干扰现象，故，在画素数组基板的制程中，焊垫以及与其相邻的引线之间没有最小间距的限制。如此一来，能够大幅缩减画素数组基板中焊垫的布局(layout)空间。故，本实用新型的画素数组基板能应用于高分辨率的显示面板中，以符合市场对于显示面板高分辨率的需求。

虽然本实用新型已以实施例揭露如上，然其并非用以限定本实用新型，任何所属技术领域中具有通常知识者，在不脱离本实用新型之精神和范围内，当可作些许之更动与润饰，故本实用新型的保护范围当视后附之申请专利范围所界定者为准。

Claims (10)

1.一种画素数组基板，其特征在于：包括：

一基板，具有一显示区以及一周边电路区；

多条第一配线与多条第二配线，配置于该基板上，其中该些第一配线与该些第二配线将该显示区划分成多个画素区域；

多个画素单元，各该画素单元配置于其中一该些画素区域内，且其与对应的第一配线以及第二配线电性连接；

多条第一引线与多条第二引线，配置于该周边电路区内，其中各该第一引线电性连接其中一该些第一配线，其中各该第二引线电性连接其中一该些第二配线；

多个第一焊垫，配置于该周边电路区内；

一绝缘层，位于该些第一焊垫与该些第一引线之间；

多个第一接触窗，位于该绝缘层中，其中各该第一接触窗电性连接其中一该些第一焊垫与其中一该些第一引线；以及

多个第二焊垫，配置于该周边电路区内，各该第二焊垫电性连接其中一该些第二引线。

2.根据权利要求1所述的画素数组基板，其特征在于：其中连接奇数条的该些第一引线的该些第一焊垫的位置与连接偶数条的该些第一引线的该些第一焊垫的位置彼此错开；其中连接奇数条的该些第二引线的该些第二焊垫的位置与连接偶数条的该些第二引线的该些第二焊垫的位置彼此错开。

3.根据权利要求1所述的画素数组基板，其特征在于：其中该第一配线包括数据配线；其中该第二配线包括扫描配线；该画素数组基板还包括多个第二接触窗，位于该绝缘层中，其中各该第二接触窗电性连接其中一该些第二焊垫与其中一该些第二引线。

4.一种画素数组基板，包括：

一基板，具有一显示区以及一周边电路区；

多条第一配线与多条第二配线，配置于该基板上，其中该些第一配线与该些第二配线将该显示区划分成多个画素区域；

多个画素单元，各该画素单元配置于其中一该些画素区域内，且其与对应的第一配线以及第二配线电性连接；

多条第一引线，配置于该周边电路区内，各该第一引线包括一第一线段与一第二线段，其中各该第一线段电性连接其中一该些第一配线；

一绝缘层，位于该些第一线段与该些第二线段之间；

多个第一接触窗，位于该绝缘层中，其中各该第一接触窗电性连接其中一该些第一线段与其中一该些第二线段；

多条第二引线，配置于该周边电路区内，各该第二引线电性连接其中一该些第一配线，其中该些第一引线与该些第二引线交错配置；

多条第三引线，配置于该周边电路区内，各该第三引线电性连接其中一该些第二配线；

多条第四引线，配置于该周边电路区内，各该第四引线电性连接其中一该些第二配线，其中该些第三引线与该些第四引线交错配置；

多个第一焊垫，配置于该周边电路区内，其中每一该些第二线段以及其中每一该些第二引线皆电性连接其中一该些第一焊垫；以及

多个第二焊垫，配置于该周边电路区内，其中每一该些第三引线以及其中每一该些第四引线皆电性连接其中一该些第二焊垫。

5.根据权利要求4所述的画素数组基板，其特征在于：其中连接该些第一引线的该些第一焊垫的位置与连接该些第二引线的该些第一焊垫的位置彼此错开；其中连接该些第三引线的该些第二焊垫的位置与连接该些第四引线的该些第二焊垫的位置彼此错开；其中各该第一线段电性连接其中一奇数条的该些第一配线，各该第二引线电性连接其中一偶数条的该些第一配线。

6.根据权利要求4所述的画素数组基板，其特征在于：其中该第一配线包括数据配线，该第二配线包括扫描配线；该画素数组基板还包括多个第二接触窗，位于该绝缘层中，其中各该第二接触窗电性连接其中一该些第一焊垫与其中一该些第二线段。

7.根据权利要求4所述的画素数组基板，其特征在于：其中各该第一焊垫直接连接该第二线段；其中各该第一焊垫直接连接该第二引线。

8.根据权利要求4所述的画素数组基板，其特征在于：其中各该第三引线包括一第三线段与一第四线段，其中各该第三线段电性连接其中一该些第二配线；该画素数组基板还包括多个第二接触窗，位于该绝缘层中，其中各该些第二接触窗电性连接其中一该些第三线段与其中一该些第四线段。

9.根据权利要求4所述的画素数组基板，其特征在于：该画素数组基板还包括多个第三接触窗，位于该绝缘层中，其中各该第三接触窗电性连接其中一该些第二焊垫与其中一该些第四线段；其中各该第二焊垫直接连接其中一该些第四线段。

10.根据权利要求4所述的画素数组基板，其特征在于：其中各该第二焊垫直接连接其中一该些第四引线。

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