CN200941381Y - 内嵌式电路的晶体管结构 - Google Patents

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Abstract

本实用新型是一种内嵌式电路的晶体管结构，其包含一具有多数电极接点的芯片；至少一以粘着层层迭于芯片上的金属层，该金属层是可导线与电极接点电性连接；多数分别设置于芯片至少二侧的导线架，且各导线架可以导线与金属层电性连接；以及设置于芯片与导线架间的封胶体，该封胶体至少可将芯片金属层与各导线架的对应侧与导线加以封装。通过此，可使该芯片的厚度小于(或等于)各导线架的厚度，而形成一薄型晶体管，并可使该芯片成为隔绝电磁波的电路的功效。

Description

内嵌式电路的晶体管结构
技术领域
本实用新型是有关于一种内嵌式电路的晶体管结构，尤指一种可形成一薄型晶体管，并同时达到降低电磁波(EMI)的功效。
背景技术
一般现有的晶体管结构如图6所示，其是于一芯片5上以粘着层52固接有一金属层50，而该芯片5二侧设置有并排的导线架51，且该金属层50与导线架51之间是以金线53与芯片5电性连接，之后再以一封胶体54封装于上述各组件的外部，通过以保护芯片5、金线53等内部的电子组件，且达成固定作用，进而提供电子产品的运用。
而由于目前高频电子产品于使用时均会产生电磁波及噪声(NOISE)的干扰，进而影响电子系统的稳定性，而常见的高频电路噪声包括有散弹噪声、闪烁噪声、突波噪声、热噪声、分配噪声...等，但电磁干扰并不能完全以所使用的晶体管加以克服，尚必须搭配所使用的电子系统间的相互搭配设计，而高频电路噪声部份则可由晶体管端加以降低，所以，噪声的降低则取决于晶体管的结构，然而以上述现有的晶体管结构而言，并无任何可降低电磁波的结构设计，因此无法改善电子系统信号传输品质；况且该现有的晶体管结构，造成其整体结构的厚度较厚，而无法适用于超薄型的电子产品上，故一般现有的晶体管结构并无法符合实际运用的所需。
实用新型内容
因此，本实用新型的主要目的是在于，可通过由该小于(或等于)芯片厚度的各导线架，形成一薄型晶体管，并可同时使该芯片成为以电磁波隔绝的电路，而达到降低电磁波而改善电子系统信号传输品质的功效。
为达上述的目的，本实用新型是一种内嵌式电路的晶体管结构，其包括一具有多数电极接点的芯片；至少一以粘着层层迭于芯片上的金属层，该金属层可以导线与电极接点电性连接；多数分别设置于芯片至少二侧的导线架，各导线架的厚度至少等于芯片的厚度，且各导线架可以导线与金属层电性连接；以及设置于芯片与导线架间的封胶体，该封胶体至少可将芯片金属层与各导线架的对应侧与导线加以封装。
一种内嵌式电路的晶体管结构，其包括：
一芯片，该芯片具有多数的电极接点；
至少一金属层，该金属层是以粘着层层迭于上述的芯片上，且该金属层是以导线与电极接点电性连接；
多数导线架，各导线架是分别设置于上述芯片的至少二侧，且各导线架的厚度至少等于芯片的厚度，而各导线架是以导线与金属层电性连接；以及
封胶体，该封胶体是设置于上述芯片金属层与导线架之间，至少可将芯片金属层与各导线架的对应侧与导线加以封装。
所述的内嵌式电路的晶体管结构，其中，该金属层是透过以金属导线与芯片的接地电极接点而定义为接地面。
所述的内嵌式电路的晶体管结构，其中，该金属层是透过以金属导线与芯片的电源电极接点连接而定义为电源面。
所述的内嵌式电路的晶体管结构，其中，该金属层与芯片上的电极接点并无导线做电性连接。
所述的内嵌式电路的晶体管结构，其中，该金属层与导线架并无导线做电性连接。
所述的内嵌式电路的晶体管结构，其中，该导线架是可为ㄈ形的弯折状，供于芯片及金属层的二侧分别夹设一ㄈ形的导线架，并以导线电性连接芯片与导线架，而可供堆栈或并接另一所需的晶体管。
所述的内嵌式电路的晶体管结构，其中，该芯片透过金属层与封胶体重复堆栈形成所需的封装结构。
所述的内嵌式电路的晶体管结构，其中，金属层与芯片之间的粘着层厚度为不超过10mil。
综上所述，本实用新型内嵌式电路的晶体管结构，可通过由该大于(或等于)芯片厚度的各导线架，形成一薄型晶体管，并可同时使该芯片成为以电磁波隔绝的电路，而达到降低电磁波而改善电子系统信号传输品质的功效，进而使本实用新型的产生能更进步、更实用、更符合使用者的所须。
附图说明
图1，是本实用新型第一实施例的剖面状态示意图；
图2A，是本实用新型第二实施例的剖面状态示意图；
图2B，是本实用新型第三实施例的剖面状态示意图；
图3A，是本实用新型第四实施例的剖面状态示意图；
图3B，是本实用新型第五实施例的剖面状态示意图；
图4，是本实用新型第六实施例的剖面状态示意图；
图5，是本实用新型第七实施例的剖面状态示意图；
图6，是现有的剖面状态示意图。
【主要组件符号说明】
(本实用新型部分)
芯片1
电极接点11
金属层2
粘着层21
导线22
导线架3、3a
导线31、32
封胶体4
(现有部分)
芯片5
金属层50
导线架51
粘着层52
金线53
封胶体54
具体实施方式
请参阅图1所示，是本实用新型第一实施例的剖面状态示意图。如图所示：本实用新型一种内嵌式电路的晶体管结构，其是由一芯片1、至少一金属层2、多数导线架3及封胶体4所构成，可形成一薄型晶体管，并同时达到降低电磁波而改善电子系统信号传输品质的功效。
上述所提的芯片1具有多数的电极接点，该金属层2是以粘着层21层迭于上述的芯片1上，且该金属层2是以导线22与电极接点11电性连接，而该金属层2是可透过控制粘着层21的材质及厚度定义为接地面，或定义为电源面。
各导线架3是分别设置于上述芯片1的二侧，且各导线架3的厚度是等于或小于芯片的厚度，而各导线架3是以导线31与金属层2电性连接，并以导线32与电极接点连接。
该封胶体4是设置于上述芯片1、金属层2与导线架3之间，至少可将芯片1金属层2与各导线架3的对应侧与导线加以封装。如是，通过由上数的结构构成一全新的内嵌式电路的晶体管结构。
而使本实用新型利用属于内嵌式的芯片1，使各导线架3的厚度大于或等于该芯片1的厚度，通过以形成一薄型化的晶体管，且可使该金属层2透过控制粘着层21的材质及厚度而定义为一具有大面积的接地面或电源面，并可同时使该芯片成为控制电磁波干扰的电路，而达到降低噪声及改善信号传输品质的功效。
请参阅图2A所示，是为本实用新型第二实施例的剖面状态示意图。如图所示：该导线架3a是可为ㄈ形的弯折状，可供于芯片1及金属层2的二侧分别夹设一ㄈ形的导线架3a，并以导线31电性连接芯片1与导线架3a，并于该芯片1导线架3a与导线31之间封装一封胶体4，通过以可供于导线架3a上堆栈或并接另一所需的晶体管。
请参阅图2B所示，是分别为本实用新型第二实施例的剖面状态示意图及本实用新型第三实施例的剖面状态示意图。如图所示：该导线架3a是可为ㄈ形的弯折状，可供将该ㄈ形的导线架3a分别对应设置于芯片1及金属层2的二侧，并以导线22分别电性连接芯片1、金属层2与导线架3a，并于该芯片1导线架3a与导线22之间封装一封胶体4，通过以可供于导线架3a上堆栈或并接另一所需的晶体管。
请参阅图3A，是本实用新型第四实施例的剖面状态示意图，电极接点11与导线架3透过导线22做连结，并由封胶体4保护的，使封装结构达到超薄封装，并可由金属层2保护而使芯片不易损坏形成强固的薄型化封装。
请参阅图3B，是本实用新型第五实施例的剖面状态示意图，电极接点11与导线架3透过导线22做连结，并由封胶体4包覆并保护金属层2，此封装结构可以形成强固的薄型化封装。
请参阅图4，是本实用新型第六实施例的剖面状态示意图，封胶体4将导线架3包覆住，进而达到保护导线22的效果进而形成强固的薄型化封装。
请参阅图4，是本实用新型第六实施例的剖面状态示意图与图5，是本实用新型第七实施例的剖面状态示意图，可将第六实施例的封装体堆栈，如此便可以适应各种不同的封装需求。
以上所述，仅为本实用新型的较佳实施例而已，当不能以此限定本实用新型实施的范围；故，凡依本实用新型申请专利范围及创作说明书内容所作的简单的等效变化与修饰，皆应仍属本实用新型专利涵盖的范围内。

Claims (8)

1.一种内嵌式电路的晶体管结构，其特征在于包括：
一芯片，该芯片具有多数的电极接点；
至少一金属层，该金属层是以粘着层层迭于上述的芯片上，且该金属层是以导线与电极接点电性连接；
多数导线架，各导线架是分别设置于上述芯片的至少二侧，且各导线架的厚度至少等于芯片的厚度，而各导线架是以导线与金属层电性连接；以及
封胶体，该封胶体是设置于上述芯片金属层与导线架之间，至少可将芯片金属层与各导线架的对应侧与导线加以封装。
2.依据权利要求1所述的内嵌式电路的晶体管结构，其特征在于，所述该金属层是透过以金属导线与芯片的接地电极接点而定义为接地面。
3.依据权利要求1所述的内嵌式电路的晶体管结构，其特征在于，所述该金属层是透过以金属导线与芯片的电源电极接点连接而定义为电源面。
4.依据权利要求1所述的内嵌式电路的晶体管结构，其特征在于，所述该金属层与芯片上的电极接点并无导线做电性连接。
5.依据权利要求1所述的内嵌式电路的晶体管结构，其特征在于，所述该金属层与导线架并无导线做电性连接。
6.依据权利要求1所述的内嵌式电路的晶体管结构，其特征在于，所述该导线架是可为ㄈ形的弯折状，供于芯片及金属层的二侧分别夹设一ㄈ形的导线架，并以导线电性连接芯片与导线架，而可供堆栈或并接另一所需的晶体管。
7.依据权利要求1所述的内嵌式电路的晶体管结构，其特征在于，所述该芯片透过金属层与封胶体重复堆栈形成所需的封装结构。
8.依据权利要求1所述的内嵌式电路的晶体管结构，其特征在于，所述金属层与芯片之间的粘着层厚度为不超过10mil。
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