CN1976021A - 多用途测量标记及使用其的方法、系统和计算机程序产品 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 238000004590 computer program Methods 0.000 title claims abstract description 14
- 238000005259 measurement Methods 0.000 title description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 73
- 239000007787 solid Substances 0.000 claims description 42
- 239000011248 coating agent Substances 0.000 claims description 37
- 238000000576 coating method Methods 0.000 claims description 37
- 238000000926 separation method Methods 0.000 claims description 4
- 238000003384 imaging method Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 44
- 230000006870 function Effects 0.000 description 9
- 239000000203 mixture Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 238000000354 decomposition reaction Methods 0.000 description 5
- 238000004904 shortening Methods 0.000 description 5
- -1 zone Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
- G03F1/44—Testing or measuring features, e.g. grid patterns, focus monitors, sawtooth scales or notched scales
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/5446—Located in scribe lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
本发明公开了一种用于测量半导体器件的层的特性的标记，该标记包括多个交错的L形图案，该L形图案包括相邻的顶点以及含有其间的间距可变的线段的支线。本发明还公开了使用该标记校准半导体器件的相关方法、系统和计算机程序产品。
Description
技术领域
本发明涉及半导体器件的制作，更具体地涉及用于半导体器件的测量标记以及使用该测量标记的方法、系统和计算机程序产品。
背景技术
集成电路半导体器件广泛地用于消费类、商业和其他用途。本领域技术人员公知，集成电路半导体器件是通过在衬底内和/或衬底上形成多个图形化半导体、绝缘体和/或导电层而制作的。通过图形化掩模和/或刻线板(reticle)成像，并且/或者通过使用例如电子束直接写入图像，这些层可以被图形化。通常，多个集成电路器件形成于单个半导体晶片内，该晶片随后沿划线被划片以定义单个集成电路。
随着集成电路的集成度持续增加，更多数目的层形成于衬底上，并且/或者单个层的线宽可能减小。不幸的是，随着层数目增大和/或线宽减小，可能极难将多个层相互对准以及在特定层内精确地复制掩模、刻线板和/或直接写入图案。
为了测量多层之间的对准以及将图像复制到层内的精确度，各种测量图案传统上也形成于半导体器件的各个层内。这些图案在此将被称为“测量标记”或简称为“标记”。这些标记与半导体器件的有源电路分离。为了节约半导体器件的有源占用面积，这些标记经常形成于半导体晶片的划线内。
这些标记可以配置成实现各种条件的测量。例如，对准标记可以用于测量半导体器件的覆层和底层之间的错位量。角部修圆(corner rounding)标记也可以在于半导体器件的层内制造角部时，用于测量掩模、刻线板和/或直接写入图像数据的锐角的修圆。最后，线端缩短的标记在于半导体器件的层内制造毗邻线时，用于测量掩模、刻线板和/或直接写入数据时毗邻线的端部之间距离的变化。这些各种标记对于本领域技术人员而言是公知的。例如，对准标记在授于Mieher等标题为Overlay Alignment Measurement Mark的美国专利6486954中有描述。此外，线端缩短和角部修圆在授于Liu标题为System and Method to Determine Impact of Line End Shortening的美国专利6944844中有描述。最后，角部修圆例如在授予Karklin等标题为System andMethod of Providing Mask Quality Control的美国专利6925202中有描述。不幸的是，随着集成电路的集成度持续增大，可能难以在划线和/或集成电路器件本身内制作必要的标记。
发明内容
通过在半导体器件的底层上形成实心十字以定义四个象限和一个中心，可以相对于半导体器件的底层而校准半导体器件的覆层。多个第一至第四交错的L形图案形成于半导体器件的覆层上，各个第一至第四交错的L形图案包括相邻顶点以及包括其间的间距可变的线段的支线(leg)。第一至第四交错的L形图案定向成使得第一至第四交错的L形图案的相邻顶点毗邻实心十字的中心，且各个该第一至第四交错的L形图案占据相应的各四个象限。
随后使用该实心十字以及该多个第一至第四交错的L形图案，测量覆层与底层之间的错位、覆层内的修圆以及覆层内的线端缩短。具体地，在一些实施方案中，可通过测量实心十字与第一至第四交错的L形图案之间的错位而测量错位。可通过交错的L形图案的顶点之间相对位置或者这些顶点相对于实心十字中心的位置而测量角部修圆。最后，可通过测量L形图案的支线之间的可变间距而测量线端缩短。通过将对准、角部修圆以及线端缩短测量组合至一对掩模内，可以节约集成电路内和/或晶片划线内的可贵的占用面积(real estate)。根据本发明其他实施方案，还可以提供用于相对半导体器件底层对半导体器件覆层进行校准的类似系统。此外，根据本发明另外其他实施方案，还可以提供用于测量错位的类似计算机程序产品。
在本发明一些实施方案中，多个分离的实心十字可形成于半导体器件的底层上，各个实心十字定义了四个像素和一个中心。多个第一至第四交错的L形图案可随后形成于该半导体器件的每一个多个覆层上，各个L形图案包括相邻顶点以及包括其间的间距可变的线段的支线，并定向成使得各个覆层的相邻顶点毗邻各个实心十字的相应中心，且各个第一至第四交错的L图案分别占据相应的实心十字的四个象限的相应一个。在其他实施方案中，实心十字也形成于半导体器件的覆层上，该实心十字与覆层内的多个第一至第四交错的L形图案分离。
根据本发明一些实施方案，用于测量半导体器件的层的多个特性的掩模的基本结构单元或单位单元包括多个第一交错的L形图案，所述第一交错的L形图案包括相邻顶点以及包括其间的间距可变的线段的支线。在一些实施方案中，还提供了多个第二交错的L形图案，所述第二交错的L形图案包括相邻顶点以及包括其间的间距可变的线段的支线。该多个第一和第二交错的L形图案彼此分离，并定向成使得该多个第一和第二交错的L形图案的顶点以及第一支线彼此相邻，而且该多个第一和第二交错的L形图案的第二支线沿相反方向延伸。在其他实施方案中，提供了多个第一至第四交错的L形图案，各个L形图案包括相邻顶点以及包括其间的间距可变的线段的支线。该多个第一至第四交错的L形图案彼此隔开，并定向成使得第一至第四交错的L形图案的顶点彼此相邻，且各个该第一至第四交错的L形图案的占据彼此相邻的顶点周围的相应象限。这些L形图案可以与包括在该半导体器件第二层内的实心L形图案组合。
根据本发明的任一上述实施方案的标记可以被包括在半导体晶片内、半导体晶片的划线内、用于半导体晶片的掩模或刻线板内和/或用于图形化半导体晶片的数据内。
附图说明
图1为根据本发明各种实施方案，用于测量半导体器件的层的特性的标记的俯视图。
图2至4为根据本发明各种实施方案，分别示出了错位、线端缩短以及角部修圆的测量的图1标记的部分的分解视图。
图5和6示意性示出了包括根据本发明各种实施方案的标记的半导体器件的层。
图7为根据本发明各种实施方案，可被执行以相对于半导体器件的底层校准半导体器件的覆层的操作的流程图。
图8为根据本发明各种实施方案，根据一对重叠标记测量错位、角部修圆和线端缩短的系统的方框图。
具体实施方式
接下来将参照附图对本发明进行更加充分的说明，在这些附图中示出了本发明的实施例。然而，本发明可包括许多不同的形式，而不限于这里所提出的实施例。而是，提供这些实施例以便详尽并全面地公开本发明，并将本发明的范围全面地传达给本领域技术人员。在这些附图中，为清楚起见，层和区域的尺寸和相对尺寸被放大了。
应当理解，当一元件或层被提到与另一个元件或层的关系为“在......上”、“与......连接”或“与......耦合”时，其可以是与其它元件或层为直接位于其之上、连接或耦合，或可能存在中间的元件或层。相反，当一元件被提到与另一个元件或层的关系为“直接在......上”、“直接与......连接”或“直接与......耦合”时，就不存在中间元件或层。全文中相同的标号表示相同的元件。如这里所用的，术语“和/或”包括列出的相关项目的一个或多个的任何及所有组合。
应当理解，虽然在这里利用术语第一、第二、第三等说明不同的元件、成分、区域、层和/或部分，但这些元件、成分、区域、层和/或部分不限于这些术语。这些术语仅仅是用于将一元件、成分、区域、层或部分区别于其它区域、层或部分。因此，接下来所说的第一元件、成分、区域、层或部分可称为第二元件、成分、区域、层或部分，而不脱离本发明的教导。
为了方便描述附图中示出的一元件或特征与其它元件或特征的关系，使用了空间关系术语，例如“在......之下”、“在......下面”、“低于”、“在......上面”、“上面的”等等。应当理解，这些空间关系术语是为了在除了附图中示出的方位外在使用或操作中器件的不同方位。例如，如果附图中的器件被翻转，被描述成与其它元件或特征的关系为“在......下面”或“在......之下”的元件与其它元件或特征的关系将为“在......上面”。因此，示范性的术语“在......下面”可包括“在......上面”和“在......下面”的方位。器件可以被另外定向(旋转90度或位于其它方位)并相应地解释这里所用的空间关系描述语。
这里所用的术语仅仅是为了说明特殊实施例的目的，而不是要限制本发明。如这里所用的，单数形式也是要包括复数形式，除非在上下文中明确指出另外的意思。还应当理解，当在说明中使用时，术语“包括”和/或“包含”限定了规定的特征、整体、步骤、操作、元件、和/或成分的存在，而不排除一个或多个其它特征、整体、步骤、操作、元件、成分、和/或其组的存在或增加。
在这里，参照俯视图来说明本发明实施例，这些俯视图示意性地示出了本发明的理想实施例(和中间结构)。为此，可能有例如由于制造技术和/或公差引起的图示的变化。因此，本发明实施例不应当解释为限于这里所说的区域具体形状，而应当包括例如由于制造引起的形状偏差。例如，被描述成锐角的区域通常将具有圆形的或弯曲的特征。因此，附图中所示的区域本质上是示意性的，它们的形状不旨在示出器件中区域的实际形状，也不是要限制本发明的范围，除非在这里作清楚的限定。
除非另有限定，这里所用的所有术语(包括技术术语和科学术语)具有与本发明所属领域普通技术人员通常理解的相同的意思。还应当理解，术语，例如在常用字典中所定义的，应当被解释为具有与上下文相关技术的意思一致的意思，并不被解释为是理想的或过度形式的意义，除非在这里作清楚的限定。
在下文中将参考根据本发明实施方案的方法、系统和计算机程序产品的方框图及流程图部分地描述本发明。应当理解，方框图或流程图的方框，以及方框图或流程图的方框的组合可以至少部分地由计算机程序指令实施。这些计算机程序指令可被提供至一个或多个企业、应用、个人的、通用的和/或内嵌的计算机系统，使得通过计算机系统执行的指令产生用于实施在方框图一个或多个方框中指定的功能/动作的装置、模块、器件或方法。通用计算机系统和/或专用硬件的组合也可以用于其他实施方案中。
这些计算机程序指令还可以存储于可以指导计算机系统按照特定方式运行的计算机系统的存储器内，使得存储于该存储器内的指令产生包括计算机可读取程序代码的制造制品，该制造制品实施一个或多个方框中指定的功能/动作。该计算机程序指令还可以被载入到计算机系统中，从而导致一系列操作步骤被该计算机系统执行而产生计算机实施的过程，使得在处理器上执行的指令提供了用于实施该一个或多个方框中所指定的功能/动作的步骤。因此，方框图和/或流程图的特定的一个或多个方框为方法、计算机程序产品和/或系统(结构和/或装置加功能)。
还需要指出，在一些备选实施中，在流程图中标注的功能/动作的发生顺序可能不同于该流程图中所标注的顺序。例如，连续示出的两个方框实际上可以基本上同时被执行，或者这些方框有时可以按照相反的顺序执行，取决于所涉及的功能/动作。最后，一个或多个方框的功能可以与其他方框的功能分离和/或组合。
图1为根据本发明各种实施方案，用于测量半导体器件的层的多个特性的标记的俯视图。如图1所示，示例标记10包括多个，此处为两个交错的L形图案20，交错的L形图案20包括相邻的顶点22以及含有其间的可变间距S1-S6的线段的支线24、26。
本领域技术人员将理解，该交错的L形图案20在图1中被示成包括两个交错的L形图案，但是还可以使用多于两个的交错的L形图案20。此外，在图1中，支线24、26分别包括四个线段，线段之间存在三个不同尺寸的间距。然而，可以包括更多或更少数目的线段。此外，这里所使用的其间可变的间距是指特定支线24、26的线段之间的至少两个间距彼此不同。因此，尽管图1的线间距S1、S2、S3以及S4、S5、S6被示成从顶点22到端部在特定支线24、26内线性递增，但是无需提供均匀的间距变化。此外，各个支线24、26的间距S1、S2、S3以及S4、S5、S6无需彼此相同。最后，相邻交错的L形图案20之间的间距无需相等。
仍然继续描述图1，在本发明一些实施方案中，多个交错的L形图案20为多个第一交错的L形图案，标记10还包括多个第二交错的L形图案30，第二交错的L形图案30也包括相邻的顶点32以及含有其间的间距可变的线段的支线36、38。如图1所示，多个第一和第二交错的L形图案20及30彼此分离，并定向成使得多个第一和第二交错的L形图案20及30的顶点22、32以及第一支线26、36彼此相邻，且多个第一和第二交错的L形图案20、30的第二支线24、34沿相反的方向延伸，在图1中被示成向左和向右。
此外，在本发明的另外其他实施方案中，标记10包括多个第二20、第二30、第三40、以及第四50交错的L形图案，分别包括相邻顶点22、32、42、52，以及含有其间的间距可变的线段的支线。多个第一至第四交错的L形图案彼此分离，并定向成使得第一至第四交错的L形图案的顶点22、32、42和52彼此相邻，且相应各个第一至第四交错的L形图案占据彼此相邻顶点周围的相应象限，如图1所示。如图1进一步所示，在本发明一些实施方案中，标记10还可包括相应的多个第一至第四交错的L形图案20、30、40和50的顶点22、32、42和52之间的中心部分60。
在本发明的一些实施方案中，多个交错的L形图案20、30、40和/或50以及在一些实施方案中中心部分60，被包括在半导体器件的第一层内，如图中这些元件的虚线阴影所示。在一些实施方案中，该标记还包括实心十字图案70，如图1中阴影线所示。实施十字形图案70包括置于第一至第四交错的L形图案20、30、40和50的顶点22、32、42和52之间的中心，并包括四个支线72、74、76、78，每个支线沿相应象限之间的相应的边界区域延伸，如图1的虚短划线80所示。当仅存在单个交错的L形图案例如交错的L形图案20时，实心十字70可以被替换成包括在半导体器件第二层内的实心L形图案，例如实心十字70的
形部分。
在本发明一些实施方案中，标记10被包括在半导体晶片内，在一些实施方案中被包括在半导体晶片的划线内。在其他实施方案中，标记10被包括在用于半导体晶片的掩模或刻线板内。在另外其他实施方案中，标记被包括在用于图案化半导体晶片的数据中，例如用于半导体晶片的直接写入图案化数据内。
图2为图1标记的一部分的分解视图，示出了根据本发明各种实施方案的测量覆层和底层之间的错位。如图2所示，在分解视图中，当形成于半导体器件的层内时，支线26、36以及十字70的实际边缘并不平直，这是由于各种非线性、容差和/或公知的效应。扫描200可经过支线26、经过十字70的一部分以及经过支线36，来自该扫描的信号可被处理以测量包括十字70的底层与包括含有支线26及36的标记10的覆层之间的错位。本领域技术人员将会理解，图2仅仅是示意性的，可以经过标记10和十字70的各个部分测量该错位，且可以在多个位置和/或使用多个扫描200沿多种方向执行该错位测量。
图3为图1的标记10的另一个部分的分解视图，示出了根据本发明各种实施方案的线端缩短测量。如图3所示，支线24内的线段可以形成于具有修圆和/或缩短的边缘和/或各种其他缺陷的半导体器件内，且扫描300可被执行以测量可变的距离S1、S2和S3，从而确定线端缩短。本领域技术人员还可理解，图3仅仅为示意性的，根据本发明其他实施方案，其他L形区段30、40和/或50和/或其他多个交错的L形图案可用于测量线端缩短。
图4为图1标记10的一部分的分解视图，以示出根据本发明各种实施方案的角部修圆测量。如图4所示，顶点22在制造于半导体器件内是可能是修圆的而非尖锐的，并且/或者中心部分60的角也可能是修圆的。相邻顶点之间的距离D1和/或顶点22与中心部分60之间的距离D2可通过扫描400得到测量，如图4所示。可以理解，也可以使用该图案的其他象限，而且可以使用本领域技术人员公知的技术测量该距离D1和/或D2从而探测角部修圆。也可以采用其他技术，利用图1的标记测量角部修圆。因此，如图1至4所示，根据本发明各种实施方案的标记10可用于测量错位、线端缩短和/或角部修圆。
图5示意性示出了半导体器件的多个层L1、L2、L3如何包括根据本发明各种实施方案的用于测量其特性的标记。如图5所示，在半导体器件500中，层L1位于层L2下，层L2本身位于层L3下。根据本发明各种实施方案的标记可以被包括在半导体晶片的层L1、L2和L3内的划线510内和/或半导体集成电路本身层内。如图5所示，在底层L1内形成了实心十字70。在覆层L2内形成多个第一至第四交错的L形图案10，各个L形图案包括相邻的顶点以及含有其间间距可变的线段的支线，且各个L形图案定向成使得相邻的顶点毗邻实心十字70的中心且相应各个第一至第四交错的L形图案占据四个象限中的相应一个象限。第二实心十字70’还可以形成于第二层L2上，以用于利用覆盖的校准标记10’对第三覆层L3进行校准。另外还示出，层L3还可含有第三十字70”以用于校准附加的覆层。
在其他实施方案中，如图6所示，半导体器件600的三层L1、L2、L3可包括位于晶片的划线610内和/或集成电路部分本身内的十字和对准标记。如图6所示，第一底层L1可包括多个分离的十字70、70’、70”，各个单独的覆层L2、L3可包括标记10、10’，各个标记与各个十字70、70’结合使用进行校准。
图7为根据本发明各种实施方案可执行的操作的流程图，相对于半导体器件的底层对半导体器件的覆层进行校准。如方框710所示，实心十字形成于半导体器件的底层上，从而定义四个象限和一个中心。在方框720，多个第一至第四交错的L形图案形成于半导体器件的覆层上，各个L形图案包括相邻的顶点以及含有其间间距可变的线段的支线，且各个L形图案定向成使得第一至第四交错的L形图案的相邻顶点毗邻实心十字的中心且相应各个第一至第四交错的L形图案占据四个象限中的相应一个象限。方框710和720的顺序可以相反，或者可以同时执行。接着在方框730，使用该实心十字以及该多个第一至第四交错的L形图案，测量覆层和底层之间的错位、覆层内的角部修圆以及覆层内的线端缩短。计算机程序产品可以至少部分地被使用以执行该测量，例如通过提供控制和/或信号处理算法。
将会理解，在方框710中，单个实心十字可形成于底层上，如所示在图5的层L1内，或者可以形成多个实心十字，如所示在图6的层L1内。类似地，在方框720中，可形成单个交错的L形图案，如所示在图6的层L2内，或者可形成交错的L形图案与分离的十字，如所示在图5的层L2和L3内。
图8示意性示出了根据本发明各种实施方案，相对于半导体器件D的底层U对半导体器件D的覆层O进行校准的系统。校准系统800被提供，该校准系统800可根据一对重叠的标记测量错位、角部修圆和线端缩短，该标记可包括本说明书中所描述的实心十字以及多个第一至第四交错的L形图案。系统800可包括成像和/或扫描系统、数字信号处理和/或一个或多个数据处理器。具体而言，传统校准系统可被修改以协同根据这里所公开的本发明实施方案的标记进行工作，从而实现根据一对重叠的标记同时测量角部修圆、线端缩短以及错位。计算机程序产品可以被至少部分地被使用，从而提供系统800的部分功能。
在附图和说明书中，已经公开了本发明的实施方案，尽管使用具体的术语，但这些术语仅在上位和描述性的含意上使用，而不是出于限制的目的，本发明的范围由权利要求界定。
Claims (17)
1.一种用于测量半导体器件的层的多个特性的标记，包括：
多个交错的L形图案，包括相邻的顶点以及含有其间的间距可变的线段的支线。
2.根据权利要求1的标记，其中该多个交错的L形图案为多个第一交错的L形图案，该标记还包括：
含有相邻顶点以及包括其间的间距可变的线段的支线的多个第二交错的L形图案，该多个第一和第二交错的L形图案彼此分离，并定向成使得该多个第一和第二交错的L形图案的顶点以及第一支线彼此相邻，而且该多个第一和第二交错的L形图案的第二支线沿相反方向延伸。
3.根据权利要求1的标记，其中该多个交错的L形图案为多个第一交错的L形图案，该标记还包括：
分别含有相邻顶点以及包括其间的间距可变的线段的支线的多个第二、第三和第四交错的L形图案，该多个第一至第四交错的L形图案彼此分离，并定向成使得该多个第一至第四交错的L形图案的顶点彼此相邻，且各个第一至第四交错的L图案分别占据彼此相邻的顶点周围的相应象限。
4.根据权利要求1的标记，其中该多个交错的L形图案被包括在半导体器件的第一层内，该标记进一步含有被包括在该半导体器件第二层内的实心L形图案。
5.根据权利要求3的标记，其中该多个第一至第四交错的L形图案被包括在半导体器件的第一层内，该标记还包括实心的十字形图案，该十字图案包括置于彼此相邻的该第一至第四交错的L形图案的顶点之间，并包括四个支线，各个支线沿该相应象限之间的相应边界区域延伸。
6.根据权利要求3的标记，还包括介于该第一至第四交错的L形图案之间的中心部分。
7.根据权利要求1的标记，该标记被包括在半导体晶片内。
8.根据权利要求1的标记，该标记被包括在半导体晶片的划线内。
9.根据权利要求1的标记，该标记被包括在用于图案化半导体晶片的掩模或刻线板内。
10.根据权利要求1的标记，该标记被包括在用于图案化半导体晶片的数据内。
11.一种相对半导体器件的底层校准半导体器件覆层的方法，包括：
在该半导体器件的底层上形成实心十字以定义四个象限和一个中心；
在该半导体器件的覆层上形成多个第一至第四交错的L形图案，各个该第一至第四交错的L形图案包括相邻顶点以及包括其间的间距可变的线段的支线，且该第一至第四交错的L形图案定向成使得第一至第四交错的L形图案的相邻顶点毗邻实心十字的中心，且各个该第一至第四交错的L形图案占据相应的各四个象限；以及
使用该实心十字以及该多个第一至第四交错的L形图案，测量覆层与底层之间的错位、覆层内的角部修圆以及覆层内的线端缩短。
12.根据权利要求11的用于校准半导体器件的多个覆层的方法：
其中形成实心十字包括在该半导体器件的底层上形成多个分离的实心十字，各个实心十字定义四个象限和一个中心；以及
其中形成多个第一至第四交错的L形图案包括在半导体器件的多个覆层的相应一个上形成多个第一至第四交错的L形图案，各个该第一至第四交错的L形图案包括相邻顶点以及包括其间的间距可变的线段的支线，且该第一至第四交错的L形图案定向成使得第一至第四交错的L形图案的相邻顶点毗邻相应实心十字的相应中心，且各个该第一至第四交错的L形图案占据相应的实心十字的各四个象限；以及
其中测量错位包括，使用相应的多个覆层上的该多个分离的实心十字以及该多个第一至第四交错的L形图案，测量相应覆层与该底层之间的错位、相应覆层内的角部修圆以及相应覆层内的线端缩短。
13.根据权利要求11的方法，其中该实心十字包括第一实心十字，该方法还包括：
在该半导体器件的覆层上形成与该多个第一至第四交错的L形图案分离的第二实心十字。
14.根据权利要求11的方法，其中通过成像包括该实心十字和/或该多个第一至第四交错的L形图案的掩模或刻线板，执行形成实心四字以及形成多个第一至第四交错的L形图案。
15.根据权利要求11的方法，其中在包括该覆层和底层的半导体晶片的划线内执行形成实心十字和形成多个第一至第四交错的L形图案。
16.一种系统，配置成执行权利要求11所述的方法。
17.一种计算机程序产品，包括计算机可读取的存储介质，计算机可读取的程序代码包括在该介质内，该计算机可读取的程序代码配置成执行权利要求11所述的方法的错位测量。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/265,925 | 2005-11-03 | ||
| US11/265,925 US20070099097A1 (en) | 2005-11-03 | 2005-11-03 | Multi-purpose measurement marks for semiconductor devices, and methods, systems and computer program products for using same |
| KR14680/06 | 2006-02-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1976021A true CN1976021A (zh) | 2007-06-06 |
Family
ID=37996794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006101433227A Pending CN1976021A (zh) | 2005-11-03 | 2006-11-03 | 多用途测量标记及使用其的方法、系统和计算机程序产品 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070099097A1 (zh) |
| KR (1) | KR100755663B1 (zh) |
| CN (1) | CN1976021A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI845639B (zh) * | 2019-03-21 | 2024-06-21 | 美商科磊股份有限公司 | 半導體裝置中參數穩定之錯位測量改善 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924334B1 (ko) * | 2007-02-14 | 2009-11-02 | 주식회사 하이닉스반도체 | 얼라인 및 라이트 캘리브레이션을 위한 보정 패턴 |
| CN104777723B (zh) * | 2015-04-20 | 2018-06-01 | 武汉新芯集成电路制造有限公司 | 套刻对准标记及套刻测量方法 |
| CN110221517A (zh) * | 2018-03-02 | 2019-09-10 | 长鑫存储技术有限公司 | 测量标记及具有该测量标记的光掩模 |
| CN111290224B (zh) * | 2020-02-20 | 2023-04-07 | 上海华力微电子有限公司 | 一种单元标记及其设计方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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2005
- 2005-11-03 US US11/265,925 patent/US20070099097A1/en not_active Abandoned
-
2006
- 2006-02-15 KR KR1020060014680A patent/KR100755663B1/ko not_active IP Right Cessation
- 2006-11-03 CN CNA2006101433227A patent/CN1976021A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100755663B1 (ko) | 2007-09-05 |
| US20070099097A1 (en) | 2007-05-03 |
| KR20070048105A (ko) | 2007-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20070606 |