CN1960181A

CN1960181A - 半导体装置

Info

Publication number: CN1960181A
Application number: CNA2006101432987A
Authority: CN
Inventors: 松重宗明; 佐竹弘之
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp; NEC Corp
Priority date: 2005-11-04
Filing date: 2006-11-03
Publication date: 2007-05-09
Also published as: US20070208982A1; JP2007128611A; US7622974B2

Abstract

本发明涉及一种半导体集成电路设备。该半导体集成电路设备包括周期信号产生电路，其与N个逻辑电路相连，其中N是自然数，该周期信号产生电路输出周期信号。该周期信号产生电路包括复位电路，其根据第一级逻辑电路至第N－1个逻辑电路的输出信号来输出用于初始化的复位信号。

Description

半导体装置

技术领域

本发明涉及一种半导体集成电路设备，尤其涉及这样一种半导体集成电路设备，其在发生由于噪声或软错误而导致数据丢失的情形时，对存储到多个串联连接的逻辑电路中的数据进行自动恢复。

背景技术

近年来，半导体集成电路设备的制造工艺变得越来越小型化。以这种小型化制造工艺所形成的半导体集成电路设备消耗较低的操作电源电压，具有较小的寄生电容。因此在这种半导体集成电路中，存储在安装在其中的逻辑电路中的数据会由于噪声或者软错误而丢失。

这里的噪声是指由于在半导体集成设备中相邻线路的干扰所产生的噪声、从外部施加的外部噪声、或者在同步电路和异步电路连接处所产生的噪声。例如，这些噪声导致信号波形的幅值变小，或者信号的上升沿会被延迟。

这里的软错误是指这样一种错误，其在放射线(例如中子射线和α射线)被引入到半导体集成电路设备的情况下，半导体基片对该射线产生反应，产生变化，并且通过在逻辑电路的输出装置中产生的多个变化的共同作用下使得逻辑被反转。

由于这种噪声或软错误降低了信号的幅值，所以该噪声或软错误能够使得电路不能识别出激活该电路的同步时钟。而且，即使对于电路而言幅值的降低足够小以至于仍然能够识别出该信号，但是当信号传输通过线路时，该信号还是可能会由于线路或装置中的寄生电阻或电容而导致延迟。在这种情况下，该电路也不能识别出该信号。在由于噪声或软错误而导致信号波形的幅值被降低的情况下，可能引起电路故障，例如由此丢失了存储在逻辑电路中的数据。

以下详细描述数据的丢失。作为例子，示出了具有多个串联连接的逻辑电路的电路。图6示出了作为这种电路的例子的移位寄存器电路。图6所示的移位寄存器2包括串联连接的寄存器REG0至REG7。REG7的输出连接到寄存器REG0的输入。时钟CLK输入到每个寄存器REG0至REG7。移位寄存器与时钟CLK同步工作。REG3至REG5的输出连接到带有控制信号A至C的电路块(未示出)上。控制信号A至C是用于控制所述电路块的信号。

图6中的移位寄存器2的时序图在图7中示出。如图7所示，在t0时刻，用于移位寄存器的电源接通，通过上电复位操作，将数据1设置到寄存器REG0。此时，数据0被设置到其它寄存器上。在t0时刻之后，数据1响应于时钟CLK的上升沿而转移到后继连接的寄存器上。在t7时刻，通过该操作数据1被存储到寄存器REG7上。然后，在t8时刻在时钟的上升沿处，数据1被返回到寄存器REG0上。也即，图6所示的移位寄存器是这样的电路，其中数据1响应于时钟的上升沿按照寄存器REG0至REG7的循环转移。

图8中示出了在如上所述工作的移位寄存器中的数据丢失情况的时序图。如图8所示，在由于噪声或软错误而导致将在t3时刻输入的时钟幅值减小的情况下，即使REG2被激活了，REG3也没有被激活。而且，存储到REG2的数据1不会转移到REG3而被丢失了。丢失的数据不会恢复直到再次接通电源。

在日本未审专利申请公开第2004-294224号中公开了移位寄存器的特定例子。在日本未审专利申请公开第2004-294224号中所公开的该移位寄存器包括5个串联连接的寄存器，具有来自第一、第三和第五级的异或输出作为第一级的输入。该移位寄存器产生随机模式。在由于噪声或者软错误而导致存储在寄存器中的数据1丢失的情况下，该电路还产生与正确的随机数模式不同的模式。而且，存储到寄存器中的所有数据可以根据随机数模式的状态变为数据0。在这种情况下，在具有如图6所示的移位寄存器之后，不能转移数据1。

发明内容

根据本发明的一个方面，提供一种半导体集成电路设备，其包括周期信号产生电路，其与N个逻辑电路相连，其中N是自然数，并且输出周期信号；和输出复位信号的复位电路，该复位信号根据N个逻辑电路中从第一级逻辑电路至第N-1个逻辑电路的输出进行初始化。

根据本发明的半导体集成电路设备，根据第一级逻辑电路至第N-1个逻辑电路的输出信号，复位电路产生用于初始化第一级逻辑电路的复位信号。例如，在第一逻辑电路至第N-1个逻辑电路的输出是相同逻辑的情况下，复位电路输出复位信号以将该复位信号输入到第一级逻辑电路。因此，在同步时钟的幅值减小且数据转移失败以至于丢失数据的情况下，通过检测数据丢失并且将数据1输入到第一级逻辑电路，从而能够初始化周期信号产生电路。因此，本发明的半导体集成电路设备能够在没有进行重启(例如再次接通电源)的情况下转移数据1。

而且，在复位电路根据N个逻辑电路的所有输出信号产生复位信号的情况下，在所有逻辑电路的输出信号之后的一个时钟周期内，所有逻辑电路都具有数据0。但是，通过复位电路根据第一级逻辑电路到第N-1级的输出信号产生复位信号时，数据1能够被输入到第一级逻辑电路，同时第N级逻辑电路输出数据1。这能够使用全部的同步时钟来转移数据1。

附图说明

结合以下附图，从以下描述中可以更加清楚地理解本发明的上述和其它目的、优点和特征，其中：

图1示出了根据本发明第一实施例的移位寄存器的电路图；

图2示出了根据本发明第一实施例的移位寄存器的时序图；

图3是在第一实施例的移位寄存器中数据1丢失的时序图；

图4示出了在所有寄存器的输出被输入到复位电路的情况下第一实施例的移位寄存器的电路图；

图5示出了图4的移位寄存器的时序图；

图6示出了根据现有技术的移位寄存器的电路图；

图7示出了根据现有技术的移位寄存器的时序图；

图8是在现有技术的移位寄存器中数据1丢失的情况下的时序图。

具体实施方式

现在参考示意性实施例描述本发明。本领域技术人员将会认识到使用本发明的教导可以实现多个可选的实施例，并且本发明不限于为了说明目的所示出的各实施例。

第一实施例

以下详细描述本发明的实施例。第一实施例的半导体集成电路设备是周期信号产生电路，借此多个逻辑电路串联连接以输出周期信号。在这个实施例中，作为例子，以下将详细描述由N个串联连接的寄存器组成的移位寄存器。图1示出了本实施例的移位寄存器1。

如图1所示，本实施例的移位寄存器1假设N＝8，具有寄存器REG0至REG7以及复位电路10。移位寄存器1的第一级是REG0。寄存器REG1至REG7串联连接到寄存器REG0。同步时钟CLK被输入到寄存器REG0至REG7。寄存器REG3、REG4以及REG7的输出信号分别是用于其它电路块的控制信号A到C。

复位电路10的输入与寄存器REG0至REG6的输出相连接，并且复位电路10的输出(DETOUT)连接到寄存器REG0的输入。REG7的输出没有输入到复位电路10。以下详细描述复位电路10的连接。

复位电路10包括NOR门11至13以及AND门14。寄存器REG0至REG1的输出连接到NOR门11的输入。寄存器REG2和REG3的输出连接到NOR门12的输入。寄存器REG4至REG6的输出连接到NOR门13的输入。NOR门11至13的输出连接到AND门14的输入。AND门14的输出连接到寄存器REG0的输入。

本实施例的寄存器REG0至REG7响应同步时钟CLK的上升沿而获得输入信号以进行输出。NOR门11至13的每一个包括多个输入端子。在输入到每个端子的所有信号都为低电平的情况下(例如接地电位，数据0)，输出高电平(例如电源电位，数据1)。在输入到每个端子的至少一个信号为高电平的情况下，输出低电平。AND门14包括多个输入端子。在输入到每个端子的所有信号都为高电平的情况下，输出高电平。在输入到每个端子的至少一个信号为低电平的情况下，输出低电平。

以下详细描述第一实施例的移位寄存器1的操作。图2示出了第一实施例的移位寄存器1的时序图。如图2所示，在移位寄存器1中，在t0时刻通电时数据1被设置到寄存器REG0。然后，从t1到t2时刻，在同步时钟CLK的每个上升沿处数据1被依次从寄存器REG1转移到REG6，其中寄存器REG1到REG6被连接作为后继的各级。在t7时刻，将数据1设置到寄存器REG7。然后，寄存器REG0至REG6的输出变为数据0。此时复位电路10输出数据1，且数据1被设置到寄存器REG0的输入。在t8时刻的同步时钟上升沿时，寄存器REG0获得了在t7时刻被设置的数据1。之后重复从t1到t8时刻的操作。

因此，第一实施例的移位寄存器1是这样的电路，其响应上电时所确定的时钟的上升沿通过串联连接的各寄存器依次转移数据1。

以下详细描述复位电路10的工作。在t0时刻接通电源之后，寄存器REG0输出数据1，且寄存器REG1至REG7输出数据0。此时，NOR门11输入有数据0和数据1。因此，NOR门11输出数据0。而且，数据0被输入到NOR门12和13的输入。因此，每个NOR门12和13都输出数据1。因此，在t0时刻，NOR门11至13的输出分别为数据0、数据1和数据1。因此，在t1时刻，输入那些信号的AND门14的输出为数据0。此后，从t1到t6时刻，只要寄存器REG0至REG6中的一个输出数据1，则AND门14输出数据0。

在t7时刻，当寄存器REG0至REG6输出数据0时，每个NOR门11至13输出数据1。这会使得所有输入到AND门14的信号变为数据1，因此AND门14输出复位信号(例如数据1)。此后，只要寄存器REG0至REG6中的一个输出数据1，则AND门14输出数据0。因此，复位信号是这样一个脉冲信号，当从第一级逻辑电路至第N-1个逻辑电路的输出信号为相同逻辑(例如数据0)时，该脉冲信号变为与该输出信号相反的逻辑(例如数据1)。

以下详细说明在移位寄存器1中的丢失数据1的情况。作为数据丢失的例子，以下解释一种情况，即同步时钟的幅值减小以使得寄存器REG3不能响应同步时钟，由此丢失了数据1。在这种情况下，移位寄存器1的时序图如图3所示。

如图3所示，在t0时刻，接通电源，并且寄存器REG0设为数据1。在从t0到t2时刻的操作中，数据1被转移到寄存器REG2。在t3时刻，由于噪声或者软错误而导致同步时钟的幅值减小了。因此，即使寄存器REG2响应于同步时钟工作，寄存器REG3也不能作出响应并工作。在这种情况下，寄存器REG2响应t3时刻处的同步时钟的上升沿获得了在那个时刻输入的数据0。而另一方面，寄存器REG3不能获得在t3时刻的同步时钟上升沿处从寄存器REG2输出的数据1。因此，寄存器REG3继续存储了在t2时刻所存储的数据0。这意味着料想转移到寄存器REG3的数据1丢失了。

在以这种方式丢失数据1的情况下，移位寄存器1的寄存器REG0到REG6的输出都变为数据0。在寄存器REG1到REG6的所有输出都变为数据0的情况下，复位电路10产生复位信号(例如数据1)，并且将数据1设定为寄存器REG0的输入。因此，在复位电路10中，在寄存器REG0到REG6的所有输出都变为数据0的情况下，由于NOR门11至13输出数据1，所以AND门14输出数据1。通过这种操作，在由于噪声或者软错误而导致在寄存器REG0至REG6的任何一个中的数据1丢失的情况下，复位电路10产生复位信号(例如数据1)。另一方面，在寄存器REG0至REG6中的任何一个输出数据1的情况下，由于与输出数据1的寄存器相连接的NOR门输出数据0，所以AND门14输出数据0。

然后，在t4时刻，寄存器REG0响应同步时钟的上升沿获得了数据1。此后，移位寄存器1重复从t1至t8时刻的操作，如图2所示。

如上所述，在第一实施例的移位寄存器1中，在由于噪声或者软错误而导致数据1没有存储到任一寄存器中且同时寄存器执行操作来转移一个数据0的情况下，响应于N-1个寄存器(在本实施例中寄存器REG0至REG6)的所有输出变为数据0，复位电路10产生复位信号(例如数据1)。然后，移位寄存器1将复位信号设置到作为第一级的寄存器REG0的输入。这使得寄存器REG0能够响应于在数据1丢失之后输入的同步时钟的上升沿而获得数据1。通过利用寄存器转移的数据1，移位寄存器1能够在无须进行复位操作(例如重启电源)的情况下进行初始化。而且，在初始化之后，能够转移数据1。因此，在第一级逻辑电路至第N-1逻辑电路的输出与第一电平(例如数据0)的信号相匹配的情况下，无论第N级逻辑电路的输出是什么，复位电路10都输出第二电平(例如数据1)。即使在由于噪声或者软错误而导致数据1没有被存储到任一寄存器中的情况下，也可以在没有进行复位操作(例如重启电源)的情况下进行初始化。

以下详细描述将N个寄存器(在本实施例中为REG0 to REG7)的输出输入到复位电路的移位寄存器1’。图4示出了移位寄存器1’的电路图。图5示出了图4的移位寄存器1’的时序图。如图5所示，在移位寄存器1’中，在寄存器REG0至REG7的所有输出都变为数据0的情况下，复位电路10’输出复位信号(例如数据1)。因此，在数据1被输入到最后一级寄存器REG7并且接着再输入数据0之后，所有寄存器REG0至REG7的输出都变为数据0。复位电路10’对此产生响应从而产生复位信号(例如数据1)。在这种情况下，使寄存器REG7从数据1转变到数据0的同步时钟没有用于将移位寄存器1’转变成数据1的操作。也即，当数据1没有在各寄存器之间转移时，从t8到t9时刻的周期是死周期。

另一方面，第一实施例(如图1和2所示)的移位寄存器1将除了最后一级的N-1个寄存器的输出(在本实施例中寄存器REG 0至REG6)输入到复位电路10。通过这种连接方式，当数据1从第N-1个寄存器REG6转移到第N个寄存器REG7时，输入到复位电路10的寄存器REG0至REG6的所有输出变为数据0。这使得复位电路10产生了复位信号(例如数据1)。而且，当存储到寄存器REG 7的数据从数据1转变为数据0时，在同步时钟的上升沿处，数据1被存储到第一级寄存器REG0中。因此，当寄存器REG0至REG6输出第一逻辑电平的信号(例如数据0)并且最后一级寄存器REG7输出第二逻辑电平的信号(例如数据1)的时候，本实施例的复位电路10输出数据1并且第一级寄存器REG0输入数据1。因此，有可能消除移位寄存器1存储数据1的周期。本实施例的移位寄存器1能够使用同步时钟的所有上升沿来转移数据1。

本发明不限于上述实施例而是可以作出适当修改。例如，复位电路10不限于上述实施例中的电路配置，只要在所有输入信号变为数据0的情况下其具有产生数据1的逻辑，就可以对其作出改变。

显而易见的是，本发明不限于上述实施例并且在不脱离本发明的保护范围和精神的情况下可以作出修改和变化。

Claims

1.一种半导体集成电路设备，包括：

周期信号产生电路，其与N个逻辑电路相连，其中N是自然数，以输出周期信号；和

复位电路，其根据N个逻辑电路中从第一级逻辑电路至第N-1个逻辑电路的输出，输出用于初始化的复位信号。

2.如权利要求1所述的半导体集成电路设备，其中所述复位电路根据N-1个逻辑电路的输出信号来产生用于初始化第一级逻辑电路的复位信号。

3.如权利要求2所述的半导体集成电路设备，其中在所述N-1个逻辑电路的输出信号都是相同逻辑的情况下，所述复位电路输出复位信号。

4.如权利要3所述的半导体集成电路设备，其中所述复位电路包括：

多个NOR门，其输入有来自第一级逻辑电路至第N-1个逻辑电路的输出信号中的至少两个输出信号；和

AND门，其输入有来自所述多个NOR门的输出。

5.如权利要3所述的半导体集成电路设备，其中所述复位信号是脉冲信号，当来自所述第一级逻辑电路至第N-1个逻辑电路的输出信号都是相同逻辑时，该脉冲信号变为与所述输出信号相反的逻辑。

6.如权利要1所述的半导体集成电路设备，其中在来自N-1个逻辑电路的输出信号都是相同逻辑的情况下，所述复位电路输出复位信号。

7.如权利要6所述的半导体集成电路设备，其中所述复位电路包括：

多个NOR门，其输入有从所述第一级逻辑电路至第N-1个逻辑电路的输出信号中的至少两个输出信号；和

AND门，其输入有来自多个NOR门的输出。

8.如权利要6所述的半导体集成电路设备，其中所述复位信号是脉冲信号，当来自第一级逻辑电路至第N-1个逻辑电路的输出信号都是相同逻辑时，该脉冲信号变为与该输出信号相反的逻辑。

9.如权利要求1所述的半导体集成电路设备，其中所述复位电路包括：

AND门，其输入有来自所述多个NOR门的输出。

10.如权利要1所述的半导体集成电路设备，其中所述复位信号是脉冲信号，当第一级逻辑电路至第N-1个逻辑电路的输出信号都是相同逻辑时，该脉冲信号变为与该输出信号相反的逻辑。

11.如权利要求1所述的半导体集成电路设备，其中所述周期信号产生电路包括根据同步时钟进行工作的逻辑电路，并且该逻辑电路响应所述同步时钟将存储在该逻辑电路中的数据转移到下一级。

12.如权利要11所述的半导体集成电路设备，其中所述周期信号产生电路是移位寄存器。

13.如权利要1所述的半导体集成电路设备，其中所述周期信号产生电路是移位寄存器。

14.如权利要1所述的半导体集成电路设备，其中在所述第一级逻辑电路至第N-1个逻辑电路的输出与第一电平信号相匹配的情况下，无论第N级逻辑电路的输出是什么，所述复位电路都输出第二电平信号。