CN1959934A - 半导体结构及其制造方法 - Google Patents

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Abstract

提供一种方法，其允许经由新颖表面制备方案，在相异掺杂的半导体表面(n型和p型)上进行均匀、同时的半导体材料的外延生长，而不使衬底变薄，以及一种将此方案实现到用于集成电路的工艺集成流程中而产生的结构。本发明的方法可以用于从相异表面进行选择性或非选择性的半导体材料的外延生长。更具体而言，本发明包括一种方法，用于采用一种技术在晕圈和/或延展注入工艺期间对硅电路的n－FET和/或p－FET区域进行反掺杂，通过所述技术使得两个区域的表面特性在它们对于湿法或干法表面制备的响应方面相似，且该技术使得两个之前相异的表面可改性，以同时进行加高的源极/漏极结构的外延生长；但不会另外影响所得到器件的电性能。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体器件制造，且更特别地涉及一种方法，其通过控制界面掺杂，允许从相似或相异表面进行同时、均匀的选择性或非选择性的材料外延生长。本发明还涉及使用本发明的方法获得的半导体结构。
背景技术
选择性外延生长是用于实现硅集成电路技术的包括加高的源极/漏极(RSD)区域的半导体结构形成的关键单元工艺，这些半导体结构诸如包含体硅的半导体上或绝缘体上硅(SOI)的互补金属氧化物半导体(CMOS)结构以及双极器件。与所有的选择性外延工艺一样，RSD的生长高度地依赖于开始生长的表面的性质，并且又依赖于该表面的预外延制备。例如，在一些体硅中以及在一些部分耗尽SOI(PDSOI)和完全耗尽SOI(FDSOI)的CMOS集成方案中，非常希望在RSD的生长前注入晕圈(halo)和延展注入剂。这在n-场效应晶体管(n-FET)和p-场效应晶体管(p-FET)区域中带来了相异的表面。特别地，就p-FET和n-FET区域对于各种表面加工的响应和随后的外延生长速率而言，它们具有不同的表面特性。即，在这两个区域中的表面制备和外延生长一般依赖于这些区域中的掺杂剂类型。
为了在n-FET和p-FET区域中同时生长选择性外延膜，需要可以从期望的生长区域中有效地去除不期望的表面膜的表面制备技术，包括诸如湿法刻蚀、等离子体加工、热处理、汽相加工和其它表面改性。
由于表面特性因注入剂(包括，但不限于：晕圈注入剂和/或源极/漏极延展注入剂)的性质而呈现相异，所以通常带来了以下两个结果中的一个：进行较少腐蚀(aggressive)的表面制备，其没有从一个区域中有效地去除导致该区域中不充分的同时生长的不期望的膜；或使用较多腐蚀的表面制备，其允许同时生长，但使得从其生长外延膜的下覆晶体或多晶体表面过分变薄。
考虑到所提到的RSD区域的现有技术处理的缺点，需要提供一种方法，其允许从一些表面，例如具有相似或相异表面特性的区域，进行同时、均匀的选择性或非选择性的材料外延生长，而无需使衬底变薄。
发明内容
本发明描述了一种方法，其允许经由新颖表面制备方案，在相似或相异表面上进行同时、均匀的选择性或非选择性的材料外延生长，而不使衬底变薄，以及一种将该方案实现到用于集成电路的工艺集成流程中而产生的结构。相异表面典型为掺杂表面，例如但不限于：场效应晶体管(FET)的源极/漏极区域和/或栅极区域。当存在相异表面时，本发明的方法典型地提供一种方式，以经由界面掺杂来使相异表面中的一个改性，使得其具有与未进行界面掺杂的其它相异表面中的一个基本相同的外延材料生长速率和对表面制备的响应。当存在相似表面时，本发明的方法典型地提供一种方式，以经由界面掺杂在一个表面区域中引起不同，从而防止在该表面区域中进行材料的外延生长。
更具体而言，本发明包括一种方法，用于采用一种技术在晕圈和/或延展注入工艺期间经由半导体电路的n-FET和/或p-FET区域的界面掺杂来进行反掺杂，通过所述技术使得两个区域的表面特性在它们对湿法或干法表面制备的响应方面相似，且使得两个之前相异的表面可改性，以同时进行RSD结构的外延生长；但不另外影响所得到器件的电性能。
反掺杂方法涉及在n-FET和/或p-FET区域中使用所选能量和剂量的条件来注入一个或多个注入剂族(species)，这样有效地提供与掺杂区域的对应部分的表面特性相似的掺杂区域表面特性，使得在为了均匀、同时的外延生长而提供相似表面时，可以通用任何后面的预外延表面制备，但仍然允许适当的器件性能。可以调整主要注入剂族的能量和剂量，来提供期望的性能。选择反掺杂条件，以只使表面受影响，从而使得相异表面在对表面制备的响应方面相似，且因此一般为低能量和低剂量。
另外，通过使用同一概念，可以采用反掺杂以在预定区域上选择性地抑制外延生长。
广而言之，本发明的方法包括：
提供具有至少两个区域的结构，其中所述至少两个区域在它们对表面加工的响应和外延生长速率方面，具有相似或相异的表面特性；以及
将界面掺杂剂引入到所述至少两个区域中的至少一个中，以将该区域内的表面特性改性为与未包括所述界面掺杂剂的其它区域相同或不同，但须当衬底具有相似表面特性的区域时，则界面掺杂剂提供具有与其它区域相异的表面特性的区域，且当衬底包括相异表面特性时，则界面掺杂剂提供具有表面特性与其它区域表面特性相同的区域。
在引入界面掺杂剂之后，本发明的方法将要使用各种表面加工步骤和/或从包括至少所述界面掺杂剂的区域进行材料外延生长。所引入的界面掺杂剂可以包括反掺杂剂族或中性族。可以经由离子注入、等离子体浸没或通过首先在所述结构的表面上提供包括所述界面掺杂剂的材料层，然后进行退火以引起界面掺杂剂从材料层向结构中的外扩散，来引入界面掺杂剂。
本发明的方法可以实现到现有的半导体技术中，包括例如在FET的CMOS处理和随后的RSD区域的形成期间。
除了上述的方法之外，本发明还涉及利用该方法所形成的半导体结构。广而言之，本发明的半导体结构包括：
掺杂或未掺杂的至少一个材料区域，其中所述至少一个材料区域进一步包括界面掺杂剂区域，与其它材料区域相比，所述界面掺杂剂区域在对表面加工的响应和外延生长的速率方面，改变了所述至少一个材料区域的表面特性。
在一些实施例中，至少一个材料区域可以进一步包括位于其上的外延材料层，其中所述界面掺杂剂区域位于所述至少一个材料区域和所述外延材料区域之间。
在本发明的一个优选实施例中，所述至少一个材料区域可以包括至少一个FET的源极/漏极区域和/或栅极区域。
附图说明
图1A-1D是描绘在本发明的一个实施例中所采用的基本处理步骤的图示(横截面视图)。
图2A-2C是描绘在本发明的另一个实施例中所采用的基本处理步骤的图示(横截面视图)。
具体实施方式
现在将通过参考辅助说明本申请的附图，更为详细地描述本发明，本发明提供一种用于对半导体结构的选择性或非选择性外延生长进行界面控制的方法，以及由这种方法所产生的结构。应注意，为了说明的目的而提供本发明的附图，而且因此没有按比例绘制它们。还注意到，以下描述和附图描述在制造包括RSD的CMOS结构中实现的本发明方法。虽然描述并说明了这种实施例，但本发明的方法可以用于包括从掺杂或未掺杂的至少一个材料区域外延生长材料层的其它半导体器件的制造。
图1A示出可在本发明中使用的初始结构10。如所示，初始结构10包括半导体衬底12，在半导体衬底12的表面上设置有构图的栅极区域16A和16B；每个构图的栅极区域16A和16B包括栅极电介质18和栅极导体20。构图的栅极区域16A和16B位于至少两个区域50A和50B中，该区域50A和50B在它们对表面加工的响应和外延生长速率方面具有相异的表面特性。具体而言，具有相异表面特性的区域可以包括导电类型相反的掺杂区域14A和14B。掺杂区域14A和14B典型地是使用本领域中熟知的常规延展离子注入所形成的延展注入区域。掺杂区域是FET的源极/漏极区域的一部分，其还可以包括晕圈注入剂。依照其中制造的半导体结构的类型，掺杂表面14A可以包括n型掺杂剂或p型掺杂剂，而掺杂表面14B包括相反的掺杂剂类型。这样，构图的栅极区域16A可以包括具有p型区域的p型FET，或具有n型区域的n型FET。构图的栅极区域16B具有与构图的栅极区域16B导电性相反的导电性。
可以使用常规的淀积、光刻和刻蚀来形成在初始结构中存在的每个构图的栅极区域，或可以使用常规的栅极置换工艺(gatereplacement process)来形成它。应强调，形成构图的栅极区域的处理步骤是本领域中所熟知的，因而，这里不提供关于构图的栅极区域的制造的细节。
在本发明中所采用的半导体衬底12包括任意半导体材料，包括但不限于：Si，Ge，SiGe，SiC，SiGeC，Ga，GaAs，InAs，InP和所有其它的III/V或II/VI族化合物半导体。半导体衬底12还可以包括有机半导体或分层半导体，诸如Si/SiGe、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。在本发明的一些实施例中，优选地，半导体衬底12包括含Si的半导体材料(即包括硅的半导体材料)。半导体衬底12可以掺杂、未掺杂或在其中包含掺杂和未掺杂的区域。
在半导体衬底12内典型地存在至少一个隔离区域22，以在不同导电性的器件之间提供隔离。隔离区域22可以是利用本领域中熟知的技术形成的沟槽隔离区域、场氧化物隔离区域或结隔离。
栅极电介质18包括具有约4.0或更大、优选为大于7.0的电介质常数的绝缘材料。这里所提及的电介质常数是相对于真空而言的，除非另外说明。应注意到，SiO2典型地具有约4.0的电介质常数。具体而言，在本发明中所采用的栅极电介质18包括但不限于：氧化物，氮化物，氮氧化物和/或包括金属硅酸盐、铝酸盐、钛酸盐和氮化物的硅酸盐。在一个实施例中，优选地，栅极电介质18包括氧化物，例如SiO2、氮化的SiO2、SiOxNy、SiNx、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及它们的混合物。
栅极电介质18的物理厚度可以变化，但典型地，栅极电介质具有从约0.5至约10nm的厚度，其中从约0.5至约3nm的厚度更为典型。
栅极导体20可以包括单晶或多晶硅、单晶或多晶SiGe、硅化物、金属或如Ta-Si-N的金属-硅-氮化物。可以用作栅极导体20的金属的例子包括但不限于：Al，W，Cu，Ti或其它类似的导电金属。栅极导体20的厚度即高度可以依赖于形成它时所使用的技术而变化。典型地，栅极导体20具有从约20至约180nm的垂直厚度，其中从约40至约150nm的厚度更为典型。
应注意以下描述假设采用图1A的初始结构10。在本发明的一些实施例中，在每个不同导电性的区域中的栅极导体20可以包括例如SiO2或SiN的栅极帽(未示出)。在本发明的另一实施例中，则没有采用栅极帽。如果期望改变包括栅极导体20的FET的功能，则可以利用本领域中熟知的常规离子注入技术对栅极导体20进行掺杂。
图1B示出了在将界面掺杂剂24引入到所述至少两个区域中的至少一个区域中以将该区域内的表面特性改性为与不包括界面掺杂剂的其它区域的表面特性相同期间图1A的结构。该步骤在引入界面掺杂剂24的材料区域内形成界面掺杂区域25。具体而言，界面掺杂剂区域25形成在其中引入了界面掺杂剂24的材料区域的表面处或附近。通过′在表面处或附近′，表示出界面掺杂剂区域25存在于距引入界面掺杂剂24的材料区域的表面约0.5nm或更多。在所提供的特定说明中，将界面掺杂剂24引入到在包括构图的栅极区域16A的区域50A中所形成的掺杂表面14A中。如所示，阻挡掩膜26形成在包括构图的栅极区域16B和第一掺杂表面14B的区域50B上方。阻挡掩膜26防止将界面掺杂剂24引入到包括构图的栅极区域16B和第一掺杂表面14B的区域中。通过常规的淀积、光刻和任选的刻蚀而形成的阻挡掩膜26可以包括常规的光致抗蚀剂材料或如SiN或SiO2的硬掩膜材料。应注意，阻挡掩膜26并非在所有实例中都需要，因此其形成是任选的。
在图1B中所示的特定实施例中，界面掺杂剂24通过离子注入或等离子体浸没而引入，且其典型地具有与所引入到的表面相反的导电性。例如，当掺杂表面是p型时，则界面掺杂剂是n型。当掺杂界面是n型，则界面掺杂剂是p型。在一些实施例中，可以将例如Ge、O、C和/或Si的中性族(neutral species)用作界面掺杂剂。当使用中性族时，典型地不需要阻挡掩膜26，然后可以将中性族引入到第一掺杂表面14A和14B中，使这两个相异表面具有相似的表面特性。虽然没有示出本发明的这种特定实施例，但可以通过所提供的说明以及前述的提示理解到。
当使用离子注入来将界面掺杂剂24引入到材料区域(实施例中示出材料区域50A被掺杂)中时，使用大于0.1keV的能量(其中从约0.5至约5keV的能量更为典型)来注入界面掺杂剂24离子。通过离子注入而引入的界面掺杂剂24的剂量典型地大于1E10原子/cm2，其中从约1E11至约5E14原子/cm2的剂量更为典型。在以上所提供的剂量内，界面掺杂剂区域25典型地具有大于1E17原子/cm3的界面掺杂剂24的浓度，其中从约1E18至约5E19原子/cm3的浓度更为典型。应注意，可以利用其它的离子注入条件来调整界面掺杂剂区域25，只要该离子注入条件不影响所产生的CMOS器件的性能，并因此界面掺杂剂区域25的形成不影响所产生的CMOS器件的性能即可。离子注入可以在正常室温(即，20℃-30℃)或大于35℃的衬底温度执行，其中从约100℃至约300℃的温度更为典型。
当使用等离子体浸没来引入界面掺杂剂24时，通过首先提供包括界面掺杂剂24的等离子体来执行等离子体浸没。然后，利用能够在其中引入了界面掺杂剂24的材料层的表面处或附近形成界面掺杂剂区域25的等离子体浸没条件来执行界面掺杂剂24的引入。典型地，利用标准操作条件来执行等离子体浸没，以经由常规注入来实现如上所述的类似的离子浓度。
图1C示出了用于将界面掺杂剂24引入到掺杂或未掺杂结构的一个材料区域中的本发明的另一实施例。在此实施例中，首先将包含界面掺杂剂24的材料层28淀积在其中要引入界面掺杂剂24的结构的表面上。可以将阻挡掩膜26形成在其中不引入掺杂剂24的结构的其它区域上方。包括界面掺杂剂24的材料层28是牺牲材料，诸如掺杂的硅酸盐玻璃。材料层28可以通过任意常规淀积工艺来淀积，例如化学汽相淀积、等离子体增强化学汽相淀积、蒸发、旋涂和物理汽相淀积。包含界面掺杂剂24的材料层28的厚度可以变化。
在将包含界面掺杂剂24的材料层28淀积在其中要引入界面掺杂剂的材料区域上方后，在可以有效地使得界面掺杂剂24从材料层28扩散到材料区域(例如其中需要表面特性改性的第一掺杂表面14A)中的条件下，对包括界面掺杂剂24的材料层28进行退火。可以在最初淀积材料层28的炉或室中执行退火。在从约大于550℃的温度执行退火步骤，其中从约900℃至约1100℃的温度更为典型。除了以上提到的特定类型的退火以外，本发明还可以使用能够执行所述外扩散的快速热退火、尖峰退火、激光退火或其他类似退火工艺。在扩散后，典型地利用常规的剥离工艺将材料层28从结构的表面剥离。
应注意，在本实施例中所使用的界面掺杂剂改变接收界面掺杂剂的区域的表面特性，使得改性区域具有与没有包括界面掺杂剂的区域相似的对于表面制备的响应以及外延生长速率。在使用中性族作为界面掺杂剂的实施例中，可以将中性族引入到包括相异表面特性的一个或两个区域中，以提供具有相似的对于表面制备的响应以及随后的外延生长速率。
在使用阻挡掩膜26的情况下，本发明利用常规剥离从结构剥离阻挡掩膜26。然后，对结构进行从随后要进行外延生长的区域中去除不期望膜的表面加工工艺，诸如湿法刻蚀、等离子体加工、热处理、汽相加工或其他类似的表面加工工艺。接着，例如，使用本领域中熟知的常规外延生长技术，将诸如包括Si和SiGe的半导体材料的外延材料30生长在区域50A和50B上。在一些实施例中，外延生长可以包括纯同位素的前驱物(isotopically pure precursor)。图1D示出了在外延生长材料30后的结构。应注意，包括界面掺杂区域25的第一掺杂区域14A被改性，从而具有与第一掺杂区域14B相同的对于表面加工的响应以及外延生长速率。在外延生长工艺后可以进行源极/漏极注入和退火。
应注意，本发明的方法在外延生长工艺期间，消除了对在构图的栅极区域的侧壁上形成牺牲间隔层的需要，该牺牲间隔层在现有技术中是需要的。
在一些实施例中，也可以将界面掺杂剂24引入到栅极导体20中，以向该材料区域提供界面掺杂剂区域25。在外延期间，在栅极导体内的界面掺杂剂区域25可以用于防止在栅极导体20的顶上生长外延材料，由此避免了对栅极帽的需要。
图2A-2C是描绘在本发明的另一个实施例中所采用的基本处理步骤的图示(横截面视图)。在此实施例中，将界面掺杂剂引入到具有相似表面特性(即，对于表面制备的响应以及外延生长速率)的结构的表面中。在这些附图中所提供的图是简化的，没有示出器件细节。例如，图2A示出包括材料区域50A和50B(掺杂或未掺杂)的初始结构10′，二者具有相同的表面特性，即相同的对于表面加工的响应以及外延生长速率。图2B示出了在将界面掺杂剂引入到这些区域之一中以在该区域内形成界面掺杂剂区域25后的结构。示例性地，将界面掺杂区域25引入到第一区域50A中以便使该区域改性，使得其表面特性与区域50B的表面特性不同。在形成界面掺杂区域25时，可以使用上述技术中的一个。图2C示出了外延生长后的结构。如所示，外延材料30没有形成在包括界面掺杂区域25的区域50A中。
尽管参考本发明的优选实施例特定地描述并示出了本发明，但本领域技术人员应理解，在不脱离本发明的精神和范围的情况下，可以对本发明进行形式和细节上的前述及其它改变。因此，本发明并非旨在限于所描述和所示例的具体形式和细节，而旨在限于落入所附权利要求书的范围内的形式和细节。

Claims (20)

1.一种制造半导体结构的方法，包括：
提供具有至少两个区域的结构，其中所述至少两个区域在对表面加工的响应以及外延生长速率方面，具有相似或相异的表面特性；以及
将界面掺杂剂引入到所述至少两个区域中的至少一个中，以将该区域内的表面特性改性为与不包括所述界面掺杂剂的其它区域相同或不同，但须当衬底具有相似表面特性的区域时，则所述界面掺杂剂提供具有与其它区域相异的表面特性的区域，且当所述衬底包括相异表面特性时，则所述界面掺杂剂提供具有表面特性与其它区域的表面特性相同的区域。
2.如权利要求1的方法，其中所述至少两个区域中的一个包括p型掺杂剂区域。
3.如权利要求2的方法，其中引入到所述p型掺杂剂区域中的所述界面掺杂剂是n型。
4.如权利要求1的方法，其中所述至少两个区域中的一个包括n型掺杂剂区域。
5.如权利要求4的方法，其中引入到所述n型掺杂剂区域中的所述界面掺杂剂是p型。
6.如权利要求1的方法，其中所述界面掺杂剂是反掺杂剂离子或中性族。
7.如权利要求6的方法，其中所述界面掺杂剂是选自由Ge、O、C及其组合组成的组的所述中性族。
8.如权利要求6的方法，其中所述界面掺杂剂是所述中性族，并被引入到n掺杂剂型区域和p掺杂剂型区域二者中。
9.如权利要求1的方法，其中通过离子注入、等离子体浸没或通过从包含所述界面掺杂剂的材料层的外扩散，进行所述界面掺杂剂的所述引入。
10.如权利要求1的方法，其中所述界面掺杂剂在引入了所述界面掺杂剂的区域的表面处或表面附近，提供界面掺杂剂区域，使得抑制在包括所述界面掺杂剂区域的所述区域上方的材料外延生长。
11.如权利要求1的方法，其中所述界面掺杂剂在引入了所述界面掺杂剂的区域的表面处或表面附近，提供界面掺杂剂区域，使得促进在包括所述界面掺杂剂区域的所述区域上方的材料外延生长。
12.如权利要求1的方法，其中所述至少一个区域包括掺杂表面且选自场效应晶体管的源极/漏极区域、栅极区域或二者。
13.一种制造半导体结构的方法，包括：
提供半导体衬底，所述半导体衬底具有第一导电类型的第一掺杂表面和第二导电类型的第二掺杂表面，所述第一导电类型不同于所述第二导电类型；
将界面掺杂剂引入到所述掺杂表面中的至少一个中，以向包括所述界面掺杂剂的所述表面提供与不包括所述界面掺杂剂的其它掺杂表面的表面特性相同的表面特性；以及
从所述掺杂表面外延生长半导体材料，其中界面掺杂剂区域存在于其中引入了所述界面掺杂剂的所述掺杂表面中，以将所述半导体材料与所述掺杂表面隔开。
14.如权利要求13的方法，其中所述界面掺杂剂是反掺杂剂离子或中性族。
15.如权利要求13的方法，其中通过离子注入、等离子体浸没或从包括所述界面掺杂剂的材料层进行外扩散，进行所述界面掺杂剂的所述引入。
16.一种半导体结构，包括：
掺杂或未掺杂的至少一个材料区域，其中所述至少一个材料区域进一步包括界面掺杂剂区域，与其它材料区域相比，所述界面掺杂剂区域在对于表面加工的响应和外延生长的速率方面，改变了所述至少一个材料区域的表面特性。
17.如权利要求16的半导体结构，其中所述至少一个材料区域是场效应晶体管的掺杂表面。
18.如权利要求17的半导体结构，其中所述掺杂表面是源极/漏极区域、栅极区域或二者。
19.如权利要求16的半导体结构，其中所述界面掺杂区域向所述至少一个材料区域提供与其它材料区域的表面特性相似的表面特性。
20.如权利要求16的半导体结构，其中所述界面掺杂区域向所述至少一个材料区域提供与其它材料区域的表面特性不同的表面特性。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720060A (zh) * 2014-12-17 2016-06-29 意法半导体(鲁塞)公司 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7858458B2 (en) 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
DE102008032171B4 (de) * 2008-07-08 2014-12-18 Infineon Technologies Austria Ag Verfahren zum Herstellen einer einkristallinen Schicht
US7989297B2 (en) * 2009-11-09 2011-08-02 International Business Machines Corporation Asymmetric epitaxy and application thereof
DE102010046215B4 (de) * 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
US8772874B2 (en) 2011-08-24 2014-07-08 International Business Machines Corporation MOSFET including asymmetric source and drain regions

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192701A (en) * 1988-03-17 1993-03-09 Kabushiki Kaisha Toshiba Method of manufacturing field effect transistors having different threshold voltages
US5156994A (en) * 1990-12-21 1992-10-20 Texas Instruments Incorporated Local interconnect method and structure
JP2967477B2 (ja) * 1997-11-26 1999-10-25 日本電気株式会社 半導体装置の製造方法
US5882974A (en) * 1998-04-08 1999-03-16 Advanced Micro Devices, Inc. High-performance PMOS transistor using a barrier implant in the source-side of the transistor channel
US6156615A (en) * 1998-09-30 2000-12-05 Advanced Micro Devices, Inc. Method for decreasing the contact resistance of silicide contacts by retrograde implantation of source/drain regions
US6429061B1 (en) * 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
US7384853B2 (en) * 2005-08-25 2008-06-10 United Microelectronics Corp. Method of performing salicide processes on MOS transistors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720060A (zh) * 2014-12-17 2016-06-29 意法半导体(鲁塞)公司 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元
CN105720060B (zh) * 2014-12-17 2019-05-03 意法半导体(鲁塞)公司 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元

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