CN1940651A - 显示装置 - Google Patents

Abstract

一种显示装置，具有将多个像素电路配置成矩阵状的像素部，多个扫描线，多个电容布线，选择性地驱动上述多个扫描线和上述多个电容布线的驱动电路，产生在规定周期切换电平的公共电压信号的产生电路，校正驱动上述驱动电路的电容布线的信号的校正电路系统。各像素电路包括显示元件和保持电容，上述显示元件像素单元的第一像素电极和上述保持电容的第一电极以及上述开关元件的一端子连接，上述保持电容的第二电极连接到配置于对应行的上述电容布线，上述公共电压信号被施加到显示元件的第二像素电极。校正电路系统具有监视上述像素部的像素电位的监视电路，根据该监视电路监视结果并附加上述显示元件的光学特性而校正驱动上述电容布线的信号。

Description

显示装置

技术领域

本发明涉及一种在显示区域以矩阵状配置像素显示元件(光电元件)的有源矩阵型显示装置。

背景技术

显示装置，例如将液晶单元用作像素显示元件(光电元件)的液晶显示装置，利用薄型且低耗电这样的特征，适用于例如便携式信息终端(Personal Digital Assistant：PDA)、便携电话、数字相机、摄像机、个人电脑用显示装置等大范围的电子设备。

图1是示出液晶显示装置的结构例子的方框图(例如参考特开平11-119746号公报，特开2000-298459号公报)。

如图1中所示，液晶显示装置1具有有效像素部2、垂直驱动电路(VDRV)3和水平驱动电路(HDRV)4。

有效像素部2中的多个像素电路21被配置为矩阵状。

各像素电路21由作为开关元件的薄膜晶体管(TFT：thin film transistor)、将像素电极连接到TFT漏极(或者源极)的液晶单元LC和将另一个电极连接到TFT漏极的保持电容Cs构成。

与这些像素电路21中的每个对应地，沿其像素配置方向在各行布置扫描线(栅极线)5-1～5-m，以及沿其像素配置方向在各列布置信号线6-1～6-n。

并且，各像素电路21的TFT栅极分别连接到各行单元中相同的扫描线5-1～5-m。此外，各像素电路21的源极(或者漏极)分别连接到各列单元中相同的信号线6-1～6-n。

此外，在一般的液晶显示装置中，独立地布置保持电容布线，在该保持电容布线和液晶单元LC的第一电极之间形成保持电容Cs，保持电容布线被输入公共电压VCOM和同相脉冲，并且作为保持电容使用。在一般的液晶显示装置中，有效像素部2中的所有像素电路21的保持电容Cs共同连接到一个保持电容布线。

并且，各像素电路21的液晶单元LC的第二电极，共同连接到例如在每一水平扫描期间(1H)极性反转的公共电压Vcom的供给线7。

各扫描线5-1～5-m由垂直驱动电路3驱动，各信号线6-1～6-n由水平驱动电路4驱动。

垂直驱动电路3在每一场期间在垂直方向(行方向)扫描，并进行按行单元顺序地选择与扫描线5-1～5-m连接的各像素电路21的处理。

例如，当由垂直驱动电路3对扫描线5-1提供扫描脉冲SP1时选择第一行的各列像素，当对扫描线5-2提供扫描脉冲SP2时选择第2行的各列像素。下面相同地，对扫描线5-3，…，5-m顺序提供扫描脉冲SP3，…，SPm。

图2(A)～(E)中示出了图1中所示的一般液晶显示装置的所谓1H Vcom反转驱动方式的时序图。

此外，作为其他的驱动方式，已知的是利用来自保持电容布线Cs的耦合而调制对液晶的施加电压的电容耦合驱动方式(例如参考特开平2-157815号公报)。

发明内容

上述的电容耦合驱动方式的特征在于，相比于1Hvcom反转驱动方式，可以改进由所谓的过驱动导致的液晶响应速度，此外，可以减少在Vcom频带中发生的音频噪音，并进行超高精密显示屏中的对比度补偿(最优化)等。

但是，在采用如图3中所示的具有与施加电压对应的液晶介电常数ε特性的液晶材料(常规白所对应的)并且在液晶显示装置中采用特开平2-157815号公报中记载的该电容耦合驱动方式的情况下，如下式(1)、图4和图5中所示，在将黑亮度最优化时，存在白亮度变黑(下沉)的缺点。

因此，存在这样的缺点，在采用当前的电容耦合驱动方式的液晶显示装置中，不可以将黑亮度、白亮度两者同时最优化。

第一式

ΔVpix1＝Vsig+{Ccs/(Ccs+Clc)}*ΔVcs-Vcom  …(1)

在式(1)中，ΔVpix表示有效像素电位，Vsig表示图像信号电压，Ccs表示保持电容，Clc表示液晶电容，ΔVcs表示信号CS的电位，Vcom表示公共电压。

如上所述，黑亮度最优化时白亮度会下沉，这表现在上式(1)的{Ccs/(Ccs+Clc)}*ΔVcs项中，并且液晶介电常数的非线性会对有效像素电位产生影响。

由上可知，期望提供一种显示装置，能够将黑亮度和白亮度两者同时最优化。

根据本发明，具有能够将黑亮度和白亮度两者同时最优化的优点。

附图说明

图1是示出液晶显示装置的结构例子的方框图。

图2A～2E示出了图1中所示的液晶显示装置的所谓1H Vcom反转驱动方式的时序图。

图3是示出了正常白液晶的施加电压和介电常数的关系的图。

图4是示出了采用与1H Vcom反转驱动方式相关联的电容耦合驱动方式的液晶显示装置的图像信号电压和有效像素电位的关系的图。

图5是示出了将采用关联的电容耦合驱动方式的液晶显示装置的黑亮度最优化时白亮度变黑(下沉)的图。

图6是示出了根据本发明一实施方式的有源矩阵型显示装置的结构例子的图。

图7是示出了图6的有源矩阵型显示装置的内部的电路中的像素部的具体结构例子的电路图。

图8是图7的部分放大图。

图9A～9L是示出了本实施方式的垂直驱动电路的栅极线和存储线的驱动例子的时序图。

图10是示出了本实施方式的垂直驱动电路的栅极驱动器和CS驱动器的结构例子的方框图。

图11是示出了图10的CS块的基本结构的图。

图12是示出了CS块的具体结构例子的电路图。

图13是示出了栅极缓冲器的结构例子的电路图。

图14是示出了CS缓冲器的结构例子的电路图。

图15A～15L是示出了图10的垂直驱动电路的动作例子的时序图。

图16是示出了仅在有效像素部的一侧配置包括栅极驱动器和CS驱动器的垂直驱动电路，而在他侧配置仅包括CS驱动器的垂直驱动电路的结构图。

图17是示出了仅包括CS驱动器的垂直驱动电路的结构例子的方框图。

图18是示出了图17的栅极锁存器的具体结构例子的电路图。

图19是图18的电路的主要节点的时序图。

图20是示出了根据本实施方式的公共电压产生电路的结构例子的电路图。

图21A～21E是示出了本实施方式的主要液晶单元的驱动波形的时序图。

图22是示出了式3中的液晶单元的各电容的图。

图23A～23B是用于说明在采用液晶显示装置中使用的液晶材料(常规白液晶)的情况下的白显示时，施加到液晶的有效像素电位Δvpix_W上的选定基准的图。

图24是示出了根据本发明的实施方式的驱动方式、关联电容耦合驱动方式以及通常的1H Vcom驱动方式的图像信号电压和有效像素电位的关系图。

图25是示出了根据本发明实施方式的驱动方式和关联电容耦合驱动方式的图像信号电压和亮度的关系图。

图26是根据本实施方式的校正电路系统的基本结构的图。

图27是示出了根据本实施方式的校正电路系统的更详细的结构的电路图。

图28A～28B是用于说明设定梯形电阻部的加权值的例子的图。

图29是概念性地示出了通过粗调整和细调整得到的最佳电压值的检索动作的电路图。

图30是概念性地示出了通过粗调整和细调整得到的最佳电压值的检索动作的时序图。

图31是示出了校正电路系统的最佳结构例子的电路图。

图32A～32B是示出了1H Vcom反转驱动方式的输入色调和透射率的关系以及同时在本实施方式的驱动方式中附加了光学特性的输入色调和透射率的关系的图。

具体实施方式

下面将耦合附图详细地说明本发明的实施方式。

图6是示出了根据本发明一实施方式的有源矩阵型显示装置的结构例子的图，在本发明中采用例如液晶单元作为像素显示元件(光电元件)。

如图6～8中所示，作为主要构成元件，显示装置100具有有效像素部101、垂直驱动电路(VDRV)102、水平驱动电路(HDRV)103、以及公共电压产生电路(VcomGen)104、栅极线(扫描线)105-1～105-m、保持电容布线(下面称为存储线)106-1～106-m、信号线107-1～107-n、假像素部(监视部)108和检测电路(DET)109。

如图7、图8中所示，有效像素部101的多个像素电路PXLC配置成m×n矩阵状。具体地，全部可以正常显示时，配置例如320×RGB×320个像素电路。

此外，在图7中，为了简化附图，示出了4×4的矩阵配置。

各像素电路PXLC，例如像素电路201，如图7、图8中所示，由作为开关元件的TFT(薄膜晶体管：thin film transistor)201、将第一像素电极连接到TFT201的漏极(或者源极)的液晶单元LC201、将第一电极连接到TFT201的漏极的保持电容Cs201构成。

此外，由TFT201的漏极、液晶单元LC201的第一像素电极和保持电容CS201的第一电极的连接点形成节点ND201。

与这些像素电路PXLC的每个对应地，沿其像素配置方向配置各行栅极线(扫描线)105-1～105-m和存储线106-1～106-m，并且沿其像素配置方向配置各列信号线107-1～107-n。

进一步地，各像素电路PXLC的TFT201的栅极分别连接到在各行单元都相同的栅极线105-1～105-m。

各像素电路PXLC的保持电容Cs的第二电极分别连接到在各行单元都相同的存储线106-1～106-m。

此外，各像素电路PXLC的源极(或者漏极)分别连接到在各例单元相同的信号线107-1～107-n。

进一步地，各像素电路PXLC的液晶单元LC201的第二像素电极，共同连接到在一水平扫描期间(1H)极性反转的小振幅公共电压VCOM的供给线，该供给线在图中未示出。

各栅极线105-1～105-m由垂直驱动电路102的栅极驱动器驱动，各存储线106-1～106-m由垂直驱动电路102的电容驱动器(CS驱动器)1020驱动，各信号线107-1～107-n由水平驱动电路103驱动。

此外，在有效像素部101中，形成作为包括1行或者1个像素的监视电路的假像素部108。假像素部108具有与通常的有效像素相同的像素结构，例如形成在有效像素部101的多余的1行，或者可以是分配设置在有效像素部101的最下级的第m行等形式。

该假像素部108，检测像素电路PXLC的连接节点ND201的电位并输出到检测电路109。

假像素部108由以下原因而设置。

根据驱动温度的变化，因为形成保持电容(存储电容)CS201的绝缘膜和液晶的介电常数和折射率改变，液晶施加电压将会改变，所以设定通过电气地检测由于该温度变化所导致的液晶介电常数和折射率的变化，并控制液晶施加电压的变化而控制由于显示温度导致的变化。

如下面将要描述的，以附加了光学特性的形式校正从CS驱动器输出的存储信号CS，使得由假像素部108检测的像素电位处于任意电位，。

垂直驱动电路102基本上在每一场期间扫描垂直方向(行方向)并且进行以一行为单元顺序地选择连接到栅极线105-1～105-m的各像素电路PXLC的处理。

即，垂直驱动电路102，对栅极线105-1提供栅极脉冲GP1并选择第一行的各列像素，对栅极线105-2提供栅极脉冲GP2并选择第二行的各列像素。下面相同地，对栅极线105-3，…，105-m顺序提供GP3，…，GPm。

进一步地，垂直驱动电路102将在第一电平(CSH，例如3V～4V)或者第二电平(CSL，例如0V)中选择的任何一个电容信号(以下称为存储信号)CS1～CSm顺序地提供到与每个栅极线对应地独立布线的各存储线106-1～106-m。

图9(A)～(L)是本实施方式的垂直驱动电路的栅极线和存储线的驱动例子的时序图。

虽然垂直驱动电路102例如从第一行顺序地驱动栅极线105-1～105-m、存储线106-1～106-m，但是由栅极脉冲驱动一个栅极线后(信号写入后)，在下一个栅极线的栅极脉冲的上升沿的时刻，如下所述地交替选择第一电平CSH和第二电平CSL并施加到存储线106-1～106-m的存储信号CS1～CSm的电平。

例如，垂直驱动电路102，在选择第一电平CSH并将存储信号CS1施加给第一行的存储线106-1的情况下，选择第二电平CSL并且将存储信号CS2施加给第二行的存储线106-2，选择第一电平CSH并且将存储信号CS3施加给第三行的存储线106-3，选择第二电平CSL并且将存储信号CS4施加给第四行的存储线106-4，以下相同地交替选择第一电平CSH和第二电平CSL并且将存储信号CS5～CSm施加到存储线106-5～106-m。

此外，在选择第二电平CSL并将存储信号CS1施加给第一行的存储线106-1的情况下，选择第一电平CSH并且将存储信号CS2施加给第二行的存储线106-2，选择第二电平CSL并且将存储信号CS3施加给第三行的存储线106-3，选择第一电平CSH并且将存储信号CS4施加第四行的存储线106-4，以下相同地交替选择第二电平CSL和第一电平CSH并且将存储信号CS5～CSm施加到存储线106-5～106-m。

在本实施方式中，栅极脉冲GP下降后(从信号线写入后)，驱动存储线106-1～106-m，通过保持电容CS201耦合改变像素电位(节点ND210的电位)，调制液晶施加电压。

此外，如下面所述的，CS驱动器1020的存储信号CS通过检测电路109，以附加光学特性的形式被校正，使得由假像素部108检测的像素电位处于任意电位。

在图7中示意性地示出了垂直驱动电路102的CS驱动器1020的电平选择输出部的一个例子。

CS驱动器1020包括并由以下部件构成，可变电源部1021，与电源部1021的正极侧连接的第一电平供给线1022，与电源部1021的负极侧连接的第二电平供给线1023，选择性地将第一电平供给线1022或第二电平供给线1023与在像素排列的每行中布置的存储线106-1～106-m连接的开关SW1～SWm。

此外，在图7中ΔVcs表示第一电平CSH和第二电平CSL之间的电平差(电位差)。

如后面的详细描述，与该ΔVcs小振幅交替的公共电压Vcom的大小ΔVcom，被选定为可将黑亮度和白亮度同时最优化的值。

例如如后面所述的，在白显示时将施加到液晶的有效像素电位ΔVpix_W设定在0.5V以下的值，从而确定ΔVcs和Δvcom的值。

垂直驱动电路102包括垂直移位寄存器组，并且具有与栅极缓冲器对应地设置的多个移位寄存器VSR，该栅极缓冲器连接与像素配置对应地在各行配置的栅极线。各移位寄存器VSR提供，命令由图中未示出的时钟发生器产生的垂直扫描开始的垂直启动脉冲VST、作为垂直扫描基准的垂直时钟VCK(或者相互反相的垂直时钟VCK、VCKX)。

例如，移位寄存器与垂直时钟VCK同步地进行移位动作，并且将垂直启动脉冲VST提供给对应的栅极缓冲器。

此外，垂直启动脉冲VST从有效像素部101的上侧或者下侧传送，并且顺序地向各移位寄存器移位。

因此，基本上，根据由移位寄存器VSR提供的垂直时钟，通过各栅极缓冲器而顺序地驱动各栅极线。

水平驱动电路103根据命令水平扫描开始的水平启动脉冲HST和作为水平扫描基准的水平时钟HCK(或者相互反相的垂直时钟HCK、HCKX)，顺序地在每一H(H是水平扫描期间)中采样输入的图像信号Vsig，并且通过信号线107-1～107-n对由垂直驱动电路102按行单元选择的各像素电路PXLC进行写入处理。

图10是示出了本实施方式的垂直驱动电路的栅极驱动器和CS驱动器的结构例子的方框图。

本实施方式的垂直驱动电路102设置有在像素配置的每行中独立地驱动的驱动级300-1、300-2、300-3、…、300-m。

各驱动级300(-1～-m)具有移位寄存器(VSR)301、栅极缓冲器302、CS块303和CS缓冲器304。例如，CS缓冲器304同时具有上述CS驱动器的电平选择输出部的功能。

移位寄存器301与起动信号ENB、垂直时钟VCK同步地进行移位动作，并且将垂直启动脉冲VST提供给对应的栅极缓冲器302。

此外，垂直启动脉冲VST从有效像素部101的上侧或者下侧传送，并且顺序地向各移位寄存器移位。

因此，基本上，根据由移位寄存器301提供的垂直时钟，通过各栅极缓冲器而顺序地驱动各栅极线105-1～105-m。

CS块在各驱动级中进行独立的动作，并且根据从移位寄存器301输出到栅极缓冲器302的栅极信号Gate和从移位寄存器301输出到下一级移位寄存器的信号VSRout，在将极性信号POL锁定在二级后输出到CS缓冲器304。

图11是示出了图9的CS块的基本结构的图。

CS块303基本具有根据栅极信号Gate锁定极性信号POL的第一锁存器3031，和根据信号VSRout锁定第一锁存器3031的锁定信号POL并且在规定时刻输出到CS缓冲器304的第二锁存器3032。

图12是示出了CS块的具体结构例子的电路图。

该CS块303具有2输入NAND401、反相器402～405和开关电路406～408。此外，由NAND401和反相器402构成第一锁存器3031，由反相器403和404构成第二锁存器3032。

NAND401的第一输入与开关406的固定接点a和反相器402的输出端子连接，第二输入与信号DISC的输入线连接，输出与开关407的操作接点b和反相器402的输入端子连接。

反相器403的输入端子与开关407的固定接点a和开关408的操作接点b连接，输出端子与反相器404的输入端子和CS缓冲器304的输入连接。此外，反相器404的输出端子与开关408的固定接点a连接。

开关406由栅极信号Gate及其反转信号XGate开关。开关407和408由信号VSRout和由反相器405将信号VSRout反转得到的信号被开关。

图13是示出了栅极缓冲器的结构例子的电路图。

如图12中所示，栅极缓冲器302由p沟道MOS(PMOS)晶体管PT1～PT3和n沟道MOS(NMOS)晶体管NT1～NT3构成。

PMOS晶体管PT1～PT3的源极与高压(例如6V)电源电压VDD2的供给线连接，NMOS晶体管NT1～NT3的源极与低压(例如-3V)电源电压VSS2的供给线连接。

PMOS晶体管PT1的漏极和NMOS晶体管NT1的漏极相互连接，其连接点与NMOS晶体管NT2的栅极连接。

PMOS晶体管PT2的漏极和NMOS晶体管NT2的漏极相互连接，其连接点与NMOS晶体管NT1的栅极以及构成输出缓冲器级的PMOS晶体管PT3的栅极和NMOS晶体管NT3的栅极连接。

此外，PMOS晶体管PT3的漏极和NMOS晶体管NT3的漏极连接，其连接点与栅极线连接。

此外，PMOS晶体管PT2的栅极与信号A的供给线连接，PMOS晶体管PT1的栅极与信号A的反转信号XA的供给线连接。

这样，栅极缓冲器由电平移位器和输出缓冲器构成。

图14是示出了CS缓冲器的结构例子的电路图。

如图13中所示，CS缓冲器304由PMOS晶体管PT11～PT13、NMOS晶体管NT11～NT13构成。

PMOS晶体管PT11、PT12的源极连接到高压(例如6V)电源电压VDD2的供给线，NMOS晶体管NT11、NT12的源极连接到低压(例如-3V)电源电压VSS2的供给线。

PMOS晶体管PT13的源极连接到第一电平电压(例如3V)的电源电压VCSH的供给线，NMOS晶体管NT13的源极连接到第二电平电压(例如0V)的电源电压VSS的供给线。

PMOS晶体管PT11的漏极和NMOS晶体管NT11的漏极相互连接，其连接点连接到NMOS晶体管NT12的栅极。

PMOS晶体管PT12的漏极和NMOS晶体管NT12的漏极相互连接，其连接点连接到NMOS晶体管NT11的栅极以及构成输出缓冲器的PMOS晶体管PT13的栅极和NMOS晶体管NT13的栅极。

并且，PMOS晶体管PT13的漏极和NMOS晶体管NT13的漏极相互连接，其连接点连接到栅极线。

此外，PMOS晶体管PT12的栅极连接到信号B的供给线，PMOS晶体管PT11的栅极连接到信号B的反转信号XB的供给线。

这样，栅极缓冲器由电平移位器和输出缓冲器级构成。此外，信号B、XB作为切换信号。

图15(A)～(L)是示出了图10的垂直驱动电路动作例子的时序图。

本实施方式的垂直驱动电路102中的CS驱动器，与驱动器级的前后级或前一帧的极性无关，仅由像素写入时的极性(由POL表示)确定CS信号的极性。

即，与本实施方式的前后级的信号无关，可以由自身级的信号进行控制。

此外，本实施方式的垂直驱动电路的CS块等可以由少量元件形成，这有利于电路规模的减小。例如可以由20个以下的晶体管构成。

此外，具有上述结构、功能的垂直驱动电路，虽然也可以在有效像素部101一侧的栅极线和存储线一端配置一个，但是在图6的结构中，将包括栅极驱动器和CS驱动器的垂直驱动电路102分别配置到有效像素部101的栅极线和存储线的两端侧，此原因如下所述。

栅极信号是高电平时，在允许写入的像素中，与Vcom电位对应地正极(或负极)的显示信号电压被写入到像素电极。此时，通过进行写入的像素电极和存储电容连接的存储线(CS线)由从像素电极接受的耦合摇动。

因此，在本实施方式中，通过在两侧配置包括CS驱动器的垂直驱动电路，并且通过缩短该摇动的收敛时间改进水平方向的阴影(shading)等。

此外，像素写入结束，栅极信号变为低电平后，形成同一像素和存储电容的存储线的电位具有和信号线的寄生交叉电容量，并且由于与该电容的耦合，摇动存储线的电位。

因此，在本实施方式中，通过在两侧配置包括CS驱动器的垂直驱动电路，并且缩短该摇动的收敛时间改进水平方向的阴影等。

换句话说，在用于将提供给存储线的电阻和电容负荷与从信号线或像素电极等接收的噪音对应地保持在一定电压的驱动能力由一侧CS驱动器驱动不充分的情况下，如本实施方式所示，包括栅极驱动器和CS驱动器的垂直驱动电路102分别配置在有效像素部101的栅极线和存储线两端侧而提高存储线的驱动能力。

此外，如上所述，在将包括栅极驱动器和CS驱动器的垂直驱动电路配置在有效像素部101的两侧(在图中是左右两侧)的情况下，由于存在两侧的扫描定时不吻合的可能性，例如图16中所示，所以可以采用仅将包括栅极驱动器和CS驱动器的第一垂直驱动电路102-1配置在有效像素部101的一侧(在图中为左侧)，而在另一侧配置仅包括CS驱动器的第二垂直驱动电路102-2A的结构。

通过采用这样的结构，可以防止扫描定时不吻合的发生，同时可以缩小电路规模，并且可以实现小型化。

图17是示出了仅包括CS驱动器的垂直驱动电路的结构例子的方框图。

图17的垂直驱动电路102-2A的CS驱动器500设置有在像素排列的各行中独立驱动的驱动器级500-1、500-2、500-3、…、500-m。

各驱动器级500(-1～m)具有栅极锁存器(G-Latch)501、CS块502和CS缓冲器503。例如CS缓冲器503同时具有上述CS驱动器的电平选择输出部的功能。

栅极锁存器501锁定配置在与像素排列对应的行上的栅极线105-1～105-m中传送的栅极信号Gate，并且将栅极信号Gate作为仅在有效期间的信号OUTA输出到CS块502，同时与栅极信号Gate同步地在规定的定时锁定垂直时钟VCK，并且在切换锁定的垂直时钟VCK的电平的时刻将锁定的栅极信号Gate复位，停止信号OUTA的输出。

图18是示出了图17的栅极锁存器的具体结构例子的电路图。此外，图19是图18的电路主要节点的时序图。

如图18中所示，栅极锁存器501具有触发器5011、反相器5012～5017、2输入NOR5018、2输入NAND5019和开关SW1～SW4。

触发器5011的端子S连接到栅极信号Gate的输入线，复位端子R连接到节点N5，端子Q连接到NOR5018的一个输入和NAND5019的一个输入，复位端子rst连接到复位信号rst的输入线。NOR5018的另一输入连接到节点N5，NAND5019的另一输入连接到栅极信号Gate的输入线。

反相器5013和5014输入输出间组合在一起从而构成锁存器LTC1，反相器5015和5016输入输出间组合在一起从而构成锁存器LTC2。

LTC1的节点N1连接到开关SW1的固定接点a，开关SW1的动作接点b连接到垂直时钟CVK的输入线。

开关SW1由栅极信号Gate(G)和被反相器5011反转的信号XG而开关。在此例子中，栅极信号G为高电平时开，变为低电平时关。

LTC2的节点N3连接到开关SW4的固定接点a，开关SW4的动作接点b连接到垂直时钟CVK的输入线。

在反相器5017的输出信号CKLg为高电平并且作为反相器5017输入信号的NOR5018的输出信号XCLKg为低电平时开关SW4被打开(ON)，而在反相器5017的输出信号CKLg为低电平并且作为反相器5017输入信号的NOR5018的输出信号XCLKg为高电平时开关SW4被关闭(OFF)。

开关SW2的固定接点a连接到节点N5，动作接点b连接到锁存器LTC2的节点N4。

开关SW3的固定接点a连接到节点N5，动作接点b连接到锁存器LTC2的节点N3。

在锁存器LTC1节点N1的信号CKg为高电平并且节点N2的信号XCKg为低电平时开关SW2被打开，而在节点N1的信号CKLg为低电平并且节点N2的信号XCKg为高电平时被关闭。

在锁存器LTC1节点N1的信号CKg为低电平并且节点N2的信号XCKg为高电平时开关SW3被打开，而在节点N1的信号CKLg为高电平并且节点N2的信号XCKg为低电平时被关闭。

例如，在图19的例子中，在第(x)行中在垂直时钟VCK处于低电平期间时，栅极信号Gate作为高电平的脉冲信号被输入到栅极锁存器501-x。

并且，栅极信号Gate由触发器5011置位，结果，节点N6变为高电平。

此时，开关SW1为开，并且在锁存器LTC1中输入低电平的垂直时钟VCK。结果，锁存器LTC1的节点N1保持在低电平，节点N2保持在高电平。因此，开关SW2为关，SW3为开。

此外，因为节点N6是高电平，NOR5018的输出变为低电平，结果反相器5017的输出变为高电平，开关SW4为开。

因为开关SW4为开，所以在锁存器LTC2中输入低电平的垂直时钟VCK。结果，锁存器LTC1的节点N3保持在低电平，节点N4保持在高电平。因此，此时通过开关SW3节点N5为低电平，触发器5011没有被复位。

此外，在栅极信号Gate为高电平期间，高电平信号OUTA从AND5019输出到CS块502中。

接下来，垂直时钟VCK从低电平切换到高电平，栅极信号Gate也切换到低电平。

结果，输出信号OUTA变为低电平，此外，在锁存器LTC2中输入高电平垂直时钟VCK。结果，锁存器LTC2的节点N3保持在高电平，节点N4保持在低电平。因此，此时通过开关SW3节点N5为高电平，触发器5011被复位，此外直到垂直时钟VCK变为低电平，开关SW4一直保持在开状态。

此外，在图19的例子中，在第(x+1)行中在垂直时钟VCK处于高电平期间时，栅极信号Gate作为高电平的脉冲信号被输入到栅极锁存器501-x+1。

并且，栅极信号Gate由触发器5011置位，结果，节点N6变为高电平。

此时，开关SW1为开，并且在锁存器LTC1中输入高电平的垂直时钟VCK。结果，锁存器LTC1的节点N1保持在高电平，节点N2保持在低电平。因此，开关SW2为开，SW3为关。

此外，因为节点N6是高电平，NOR5018的输出变为低电平，结果反相器5017的输出变为高电平，开关SW4为开。

因为开关SW4为开，所以在锁存器LTC2中输入高电平的垂直时钟VCK。结果，锁存器LTC1的节点N3保持在高电平，节点N4保持在低电平。因此，此时通过开关SW2而节点N5为低电平，触发器5011没有被复位。

此外，在栅极信号Gate为高电平期间，高电平信号OUTA从AND5019输出到CS块502中。

接下来，垂直时钟VCK从高电平切换到低电平，栅极信号Gate也切换到低电平。

结果，输出信号OUTA变为低电平，此外，在锁存器LTC2中输入低电平的垂直时钟VCK。结果，锁存器LTC2的节点N3保持在低电平，节点N4保持在高电平。因此，此时通过开关SW2节点N5为高电平，触发器5011被复位，此外直到垂直时钟VCK变为高电平，开关SW4一直保持在开状态。

CS块502在各驱动级进行独立的动作，根据从栅极锁存器501输出的栅极信号Gate(OUTA)，例如在二级锁定后，将极性信号POL输出到CS缓冲器503中。

此外，CS块502和C缓冲器503可以采用与参考图10、图13说明的结构相同的结构。

公共电压产生电路104产生在每一水平扫描期间(1H)将极性反转的小振幅公共电压VCOM，并且通过图中未示出的供给线而共同提供给有效像素部101的全部像素电路PXLC的液晶单元LC201的第二像素电极。

公共电压Vcom振幅的振幅ΔVcom值，以及存储信号CS的第一电平、CSH和第二电平CSL的差ΔVcs，被选择为可以将黑亮度和白亮度同时最优化的值。

例如，如下所述，确定ΔVcs和ΔVcom的值，使得在白显示时施加到液晶的有效像素电位ΔVpix_W为0.5V以下的值。

虽然在图6中作为例子示出了将公共电压产生电路104设置在液晶面板内的结构，但是也可以配置在面板外，构成为从面板外提供公共电压Vcom。

图20是示出了根据本实施方式的公共电压产生电路的结构例子的电路图。

图20的例子示出了通过面板外部部件产生小振幅的公共电压Vcom的情况。

图20的公共电压产生电路包含闪烁调整用电阻元件R1、R2、平滑电容C1、用于仅以小振幅ΔVcom为振幅的电容C2、Vcom供给线108的布线电阻Rcom和Vcom供给线108的寄生电容Ccom而构成。

电阻元件R1、R2串联连接在电源电压VCC的供给线和接地线GND之间，在电阻元件的连接节点ND1产生由两个电阻元件R1、R2电阻分压的电压。电阻元件R2是可调电阻，可以调整产生的电压。

连接节点ND1连接到面板端子T。电容C1的第一电极连接到连接节点ND1和端子T的连接线，电容C1的第二电极接地。

电容C2的第一电极连接到连接节点ND1和端子T的连接线，第二电极连接到信号FRP的供给线。

在图20的公共电压产生电路中，由下面的式子确定小振幅Δvcom。

第二式

ΔVcom＝{C2/(C1+C2+Ccom)×FRP    …(2)

小振幅可以利用或者数字地产生并使用电容耦合(耦合)。

小振幅Δvcom的值最好是很小的振幅，例如10mV～1.0V大小的振幅。原因是，除此以外时对过度驱动而导致的响应速度的改进以及音频噪音的减低等效果会变小。

如上所述，在本实施方式中，在液晶显示装置100中在进行利用电容耦合的电容耦合驱动时，公共电压Vcom振幅的振幅ΔVcom值，以及存储信号CS的第一电平、CSH和第二电平CSL的差ΔVcs的值，被选择为可以将黑亮度和白亮度同时最优化的值。

例如，确定ΔVcs和ΔVcom的值，使得在白显示时施加到液晶的有效像素电位ΔVpix_W为比0.5V更低的值。

下面将更详细地说明本实施方式的电容耦合驱动。

图21(A)～(E)是示出了本实施方式的主要液晶单元的驱动波形的时序图。

分别地，图21(A)示出了栅极脉冲GP_N，图21(B)示出了公共电压Vcom，图21(C)示出了存储信号CS_N，图21(D)示出了图像信号Vsig，图21(E)示出了施加到液晶单元的信号Pix_N。

在本实施方式的电容耦合驱动中，产生不是恒定直流电压的公共电压Vcom作为在每一水平扫描期间(1H)极性反转的小振幅的交换信号，并且公共电压被施加到各像素电路PXLC液晶单元LC201的第二像素电极。

此外，存储信号CS_N在与各栅极线对应地独立布线的各存储线106-1～106-m中，选择并提供第一电平(CSH，例如3V～4V)或者第二电平(CSL，例如0V)中的任何一个。

这样驱动的情况下，施加到液晶的有效像素电位ΔVpix由下式给出。

第三式

$\mathrm{\ΔVpix}3=$

$\mathrm{Vsig}+\frac{\mathrm{Ccs}}{\mathrm{Ccs}+\mathrm{Clc}+\mathrm{Cg}+\mathrm{Csp}}*$ $\mathrm{Vcs}+\frac{\mathrm{Clc}}{\mathrm{Ccs}+\mathrm{Clc}+\mathrm{Cg}+\mathrm{Csp}}$ $*\frac{\mathrm{\ΔVcom}}{2}-\mathrm{Vcom}$

在式(3)中，近似表达式的第2项{(Ccs/Ccs+Clc)*ΔVcs}是由液晶介电常数的非线性导致的低阶(白亮度侧)变黑(下沉)要素项，近似表达式的第3项{(Ccl/Ccs+Clc)*ΔVcom/2是由液晶介电常数的非线性导致的低阶侧变白(上浮)项。

即，进行动作，以使近似式的第二项的低阶(白亮度侧)变黑(下沉)的倾向部分通过由第三项导致的低阶侧变白(上浮)的功能来补偿。

并且，通过选择可进一步将黑亮度和白亮度最优化的值，可以得到最优化的对比度。

图23(A)、(B)是用于说明，在使用液晶显示装置中使用的液晶材料(常规白液晶)的情况下的白显示时施加到液晶的有效像素电位ΔVpix_W的选择基准的图。图23(A)是示出了与施加电压对应的比介电常数ε的特性的图，图23(B)是示出了图23(A)特性变化较大区域的放大图。

如图中所示，对于液晶显示装置中使用的液晶特性，施加约0.5V以上的电压时，白亮度下沉。

因此，为了将白亮度最优化，白显示时施加到液晶的有效像素电位ΔVpix_W必须在0.5V以下。因此，确定ΔVcs和ΔVcom的值，使得有效像素电位ΔVpix_W在0.5V以下。

作为实际评估的结果，ΔVcs＝3.8V，ΔVcom＝0.5V时得到最优化的对比度。

图24是示出了根据本发明的实施方式的驱动方式、关联电容耦合驱动方式以及通常的1H Vcom驱动方式的图信号电压和有效像素电位的关系图。

在图24中，横轴表示图像信号电压Vsig，纵轴表示有效像素电位ΔVpix。此外，在图13中，由A表示的线示出了根据本发明实施方式的驱动方式的特性，由B表示的线示出了关联电容耦合驱动方式的特性，由C表示的线示出了通常1H Vcom驱动方式的特性。

从图24可知，根据本实施方式的驱动方式相比于关联电容耦合驱动方式特性得到了充分的改进。

图25是示出了根据本发明实施方式的驱动方式和关联电容耦合驱动方式的图像信号电压和亮度的关系图。

在图14中，横轴表示图像信号电压Vsig，纵轴表示亮度。此外，在图14中，由CV-A表示的线示出了根据本发明实施方式的驱动方式的特性，由CV-B表示的线示出了关联电容耦合驱动方式的特性。

从图25可知，在关联电容耦合驱动方式中，将黑亮度(2)最优化时，白亮度(1)下沉。与此对应地，根据本实施方式的驱动方式，通过使Vcom为小振幅，可以将黑亮度(1)和白亮度(1)两者都最优化。

在下式(4)中示出了，在设置根据本实施方式驱动方式的上式(3)中具体数值的情况下的黑显示时，黑显示时的有效像素电位ΔVpix_B和白显示时的有效像素电位ΔVpix_W的值。

此外示出了，设置在式(5)中关联电容耦合驱动方式的上式(1)中的具体数值的情况下的黑显示时，黑显示时的有效像素电位ΔVpix_B和有效像素电位ΔVpix_W的值。

第四式

(1)黑显示时

$\mathrm{\ΔVpix}\_B=\mathrm{Vsig}+\frac{\mathrm{Ccs}}{\mathrm{Clc}\_b+\mathrm{Ccs}}$ $\×\mathrm{\ΔVcs}+\frac{\mathrm{Clc}\_b}{\mathrm{Clc}\_b+\mathrm{Ccs}}\×\frac{\mathrm{\ΔVcom}}{2}-\mathrm{Vcom}$

$=3.3V+1.65-1.65V$

$=3.3V$ (将亮度最优化)

(2)白显示时

$\mathrm{\ΔVpix}\_w=\mathrm{Vsig}+\frac{\mathrm{Ccs}}{\mathrm{Clc}\_w+\mathrm{Ccs}}$ $\×\mathrm{\ΔVcs}+\frac{\mathrm{Clc}\_w}{\mathrm{Clc}\_w+\mathrm{Ccs}}\×\frac{\mathrm{\ΔVcom}}{2}-\mathrm{Vcom}$

$=0.0V+2.05-1.65V$

$=0.4V$ (将白亮度最优化)

第五式

(1)黑显示时

$\mathrm{\ΔVpix}\_B=\mathrm{Vsig}+\frac{\mathrm{Ccs}}{\mathrm{Clc}\_b+\mathrm{Ccs}}$ $\×\mathrm{\ΔVcs}-\mathrm{Vcom}$

$=3.3V+1.65-1.65V$

$=3.3V$ (将黑亮度最优化)

(2)白显示时

$\mathrm{\ΔVpix}\_W=\mathrm{Vsig}+\frac{\mathrm{Ccs}}{\mathrm{Clc}\_w+\mathrm{Ccs}}$ $\×\mathrm{\ΔVcs}-\mathrm{Vcom}$

$=0.0V+2.45-1.65V$

$=0.8V$ (白亮度下沉)

如式(4)和式(5)中所示，黑显示时，与本实施方式的驱动方式相关联的驱动方式的有效像素电位ΔVpix_B都为3.3V，黑亮度被最优化。

如式(5)中所示，白显示时，关联驱动方式的有效像素电位ΔVpix_W在0.5V以上，为0.8V，如参考图23(B)的说明，白亮度下沉。

与此相对应地，根据本实施方式驱动方式的有效像素电位ΔVpix_W在0.5V以下，为0.4V，如参考图23(B)的说明，白亮度被最优化。

接下来，说明以附加了光学特性的形式来校正作为本实施方式特征之一的存储信号CS的具体结构例子，以便由检测电路109从假像素部108检测的像素电位为任意电位。

在本实施方式中，根据驱动温度的变化，形成保持电容(存储电容)CS201的绝缘膜和液晶的介电常数和折射率改变，液晶施加电压将会变化，所以通过电气地检测由该温度变化所导致的液晶介电常数和折射率的变动，并控制液晶施加电压的变动而控制显示温度导致的变化。

图26是根据本实施方式的校正电路系统的基本结构的图。

校正电路系统300具有检测像素电位的假像素部108，根据检测的像素电位进行粗略调整和微细调整作为校正而检测最优化电压的检测电路109，接收检测电路109所检测的最优化电压并将附加了光学特性的存储信号CS施加到对应的存储线106-1～106-m的CS缓冲器110，电源部111，以及用于吸收偏差部分的外部校准可变电阻112，这些部件作为主要构成元件。

图27是示出了根据本实施方式的校正电路系统的更详细的结构的电路图。

概念上，检测电路109具有华伦斯(フアレンス)像素部1091，存储器1092，梯形电阻部1093，连接到梯形电阻部1093各分割端子的开关(PMOS)组1094，和比较器1095。

此外，CS驱动器1020的CS缓冲器110具有存储器1101，将加权的电阻形成梯形状的梯形电阻部1102，以及连接到梯形电阻部1102各分割端子的开关(PMOS)组1103。

梯形电阻部1102的电阻加权如下所述地进行。

如图28(A)、(B)所示，考虑作为光学特性的液晶介电常数ε和折射率n，求以常温25℃为界的边界，并且考虑存储信号的特性曲线而改变加权的程度，该存储信号的特性曲线考虑了相对于常温的高温区域和低温区域的存储信号Vcs的光学特性液晶介电常数ε和折射率n。

在本实施方式中，因为高温区域方面比低温区域具有更大的倾斜特性，所以高温区域的加权值比低温区域的加权值大(加权重)。

在图27的例子中，概念上，在梯形电阻部中，将与高温区域对应的电阻设置为一般电阻值R的3倍，即3R，将与低温区域对应的电阻设置为一般电阻值R的2倍，即2R。

此外，在存储器1101中，由比较器1095将假像素部108的像素电位和基准像素部1091的像素电位按时间分割进行比较，从而设置基本电压值，作为初始值。

图29和图30是概念性地示出了通过粗调整和细调整得到的最佳电压值的检索动作的图。图29示出了电路图，图30示出了时序图。

对于粗调整和细调整，例如在10帧的前半部分中由5个R0～R4示出地进行粗调整，在后半部分中如5个Fx0～Fx4示出地进行细调整。

这样，选择输出在10帧期间内最佳的Vcs值(1/25)。

此外，虽然图26和图27包括并图示了概念性部分，但是例如图31中所示，可以构成为由检测电路109和CS缓冲器110共享梯形电阻部。

图32(A)是示出了1H Vcom反转驱动方式的输入色调(階調gradient)和透射率的关系的图，图32(B)是示出了在本实施方式的驱动方式中附加了光学特性的输入色调和透射率的关系的图。

在1H Vcom反转驱动方式的情况中高温侧的透射率特性偏差较大，而在本实施方式的驱动方式中同时附加了光学特性的情况下可以抑制不规则。

接下来，说明上述结构的动作。

在垂直驱动电路102的移位寄存器中提供，由图中未示出的时钟产生器产生的命令垂直扫描开始的垂直启动脉冲VST，作为垂直扫描基准相互反相的垂直时钟VCK、VCKX。

在移位寄存器中进行垂直时钟的电平移位动作，同时分别延迟不同的延迟时间。例如在移位寄存器中，垂直启动脉冲VST与垂直时钟VCK同步地进行移位动作，并被提供给对应的栅极缓冲器。

此外，垂直启动脉冲VST被从有效像素部101的上部侧或者下部侧传送，并且被顺序地移入各移位寄存器。

因此，基本地，由移位寄存器VSR提供的垂直时钟，通过各栅极缓冲器并顺序地驱动各栅极线105-1～105-m。

这样，由垂直驱动电路102例如从第一行顺序地驱动栅极线105-1～105-m，同时驱动存储线106-1～106-m。此时，由栅极脉冲驱动一个栅极线之后，在下一个栅极线的栅极脉冲的上升沿时刻，施加到存储线106-1～106-m的存储信号CS1～CSm的电平交替选择为第一电平CSH和第二电平CSL而施加。

例如，在第一行的存储线106-1中选择第一电平CSH并且施加存储信号CS1的情况下，在第二行的存储线106-2中选择第二电平CSL并且施加存储信号CS2，在第三行的存储线106-3中选择第一电平CSH并且施加存储信号CS3，在第四行的存储线106-4中选择第二电平CSL并且施加存储信号CS4，以下相同地交替选择第一电平CSH和第二电平CSL并且将存储信号CS5～CSm施加到存储线106-5～106-m。

由检测电路109检测假像素部108的像素电位，并且根据该检测电位以附加了光学特性的形式校正该存储信号，以便成为任意的电位。

此外，在小振幅ΔVcom中交换的公共电压Vcom被共同施加到有效像素部101的全部像素电路PXLC的液晶单元LC201的第二像素电极。

并且，在水平驱动电路103中，接受命令由图中未示出的时钟产生器产生的水平扫描开始的水平启动脉冲HST、作为水平扫描基准相互反相的水平时钟HCK、HCKX，并产生采样脉冲，响应于产生的采样脉冲而顺序地对输入图像信号进行采样，并提供到各信号线107-1～107-n作为写入到各像素电路PXLC的数据信号SDT。

例如，首先，将R对应的选择开关驱动控制为导通状态，将R数据输出到各信号线并写入R数据。R数据的写入结束时，仅将G对应的选择开关驱动控制为导通状态，将G数据输出并写入到各信号线。G数据的写入结束时，仅将B对应的选择开关驱动控制为导通状态，将B数据输出到各信号线并写入。

在本实施方式中，从该信号线写入后(栅极脉冲GP下降后)，通过来自存储线106-1～106-m的保持电容CS201耦合改变像素电位(节点ND201的电位)，调制液晶施加电压。

此时，公共电压Vcom不是恒定值，并且以小振幅ΔVcom(10mV～1.0V)作为交换信号提供。

因此，不仅黑亮度被最优化，白亮度也被最优化。

如上述说明，根据本实施方式，因为具有通过TFT201将图像用像素数据写入的多个像素电路PXLC被配置成矩形状的有效像素部101，与像素电路的行排列对应配置的栅极线105-1～105-m，与像素电路的行排列对应配置的多个电容布线106-1～106-m，与像素电路的列排列对应配置的信号线107-1～107-m，栅极线，以及选择性驱动电容布线的垂直驱动电路102，产生在规定周期切换电平的小振幅公共电压信号的产生电路104，各像素电路包括具有第一像素电极和第二像素电极的液晶单元LC201，具有第一电极和第二电极的保持电容CS201，因为液晶单元的第一像素电极和保持电容的第一电极连接TFT的一端子，将保持电容的第二电极连接到配置在对应行的电容布线，公共电压信号被施加到液晶单元的第二像素电极，所以可以将黑亮度和白亮度两者都最优化。结果，具有可以将对比度最优化的优点。

此外，在本实施方式中，根据驱动温度的变化，形成保持电容(存储电容)CS201的绝缘膜以及液晶介电常数和折射率变动，液晶施加电压将会变动，所以构成为电气地检测由该温度变化导致的液晶介电常数和折射率的变动，并且抑制液晶施加电压的变动，从而可以控制显示温度带来的变化。

此外，在本实施方式垂直驱动电路102中的CS驱动器，与驱动器级的前后级或者前一帧的极性无关，仅由像素写入时的极性(由POL示出)确定CS信号的极性。

即，与本实施方式的前后级的信号无关，可以仅通过自身级的信号控制。

此外，本实施方式的垂直驱动电路的CS模块等，可以由少量元件形成，有利于电路规模的缩小。例如可以由20个以下的晶体管构成。

此外，在上述实施方式中，虽然说明了适用于安装了模拟接口驱动电路的液晶显示装置的情况，该模拟接口驱动电路在液晶显示装置中以模拟图像信号作为输入，将其锁定后按点顺序地将模拟图像信号写入各像素，但是同样也可以适用于安装了以数字图像信号作为输入，以选择方式按线顺序地将图像信号写入像素中的驱动电路的液晶显示装置。

此外，在上述实施方式中，以举例的形式对采用适用于使用液晶单元作为各像素显示元件(光电元件)的有源矩阵型液晶显示装置的情况进行了说明，但是并不只限于适用于液晶显示装置，采用作为各像素显示元件的电致发光(EL：electroluminescence)元件的有源矩阵型EL显示装置等有源型显示装置都可以适用。

根据上述说明的实施方式的显示装置可以用作，直视型图像显示装置(液晶监视器、液晶取景器)、投射型液晶显示装置(液晶投影仪)的显示面板，即LCD(liquidcrystal display)面板。

Claims (23)

1.一种显示装置，具有

像素部，将通过开关元件将信号线传送的图像用像素数据写入的多个像素电路配置成矩阵状；

多个扫描线，与上述像素电路的行排列对应地配置并且用于上述开关元件的导通控制；

多个电容布线，与上述像素电路的行排列对应地配置；

驱动电路，选择性地驱动上述多个扫描线和上述多个电容布线；

产生电路，产生在规定周期切换电平的公共电压信号；以及

校正电路系统，校正用于驱动上述驱动电路的电容布线的信号，

上述像素部中排列的各像素电路包括：

具有第一像素电极和第二像素电极的显示元件；以及

具有第一电极和第二电极的保持电容，

上述显示元件像素单元的第一像素电极和上述保持电容的第一电极以及上述开关元件的一端子连接，

上述保持电容的第二电极连接到配置于对应行的上述电容布线，

上述公共电压信号被施加到上述显示元件的第二像素电极，

上述校正电路系统具有监视上述像素部的像素电位的监视电路，根据该监视电路监视结果并附加上述显示元件的光学特性而校正用于驱动上述电容布线的信号。

2.根据权利要求1所述的显示装置，上述公共电压信号是小振幅信号。

3.根据权利要求2所述的显示装置，上述校正电路系统进行对应于温度的加权而进行校正。

4.根据权利要求3所述的显示装置，上述校正电路系统以规定温度为界分成高温区域和低温区域，并在这两个区域进行不同的加权。

5.根据权利要求4所述的显示装置，上述校正电路系统以规定温度为界分成高温区域和低温区域，以比低温区域的加权值大的值对该高温区域的加权值进行校正。

6.根据权利要求2所述的显示装置，上述校正电路系统在多个帧内进行粗调整和细调整而选择期望值。

7.根据权利要求4所述的显示装置，上述驱动电路在驱动选择的行的扫描线并将像素数据写入期望的像素电路后，驱动同一行的上述电容布线。

8.根据权利要求7所述的显示装置，上述驱动电路选择第一电平和比该第一电平低的第二电平中的任何一个作为驱动上述电容布线的信号并施加到对应的电容布线。

9.根据权利要求1所述的显示装置，上述像素电路的显示元件是液晶单元。

10.一种显示装置，具有

像素部，将通过开关元件将信号线传送的图像用像素数据写入的多个像素电路配置成矩阵状；

多个扫描线，与上述像素电路的行排列对应地配置并且用于上述开关元件的导通控制；

多个电容布线，与上述像素电路的行排列对应地配置；

驱动电路，选择性地驱动上述多个扫描线和上述多个电容布线；以及

产生电路，产生在规定周期切换电平的公共电压信号，

上述像素部中排列的各像素电路包括：

具有第一像素电极和第二像素电极的显示元件；以及

具有第一电极和第二电极的保持电容，

上述显示元件像素单元的第一像素电极和上述保持电容的第一电极以及上述开关元件的一端子连接，

上述保持电容的第二电极连接到配置于对应行的上述电容布线，

上述公共电压信号被施加到上述显示元件的第二像素电极，

上述驱动电路的电容布线驱动器根据像素写入时的极性信号各行独立地驱动对应的电容布线。

11.根据权利要求10所述的显示装置，上述公共电压信号是小振幅信号。

12.根据权利要求11所述的显示装置，上述驱动电路的电容布线驱动器根据像素写入时的极性信号决定驱动电容布线的信号的极性。

13.根据权利要求12所述的显示装置，上述驱动电路的扫描线驱动器包括在列方向移位规定信号的移位寄存器，和接受移位寄存器的信号而驱动对应的扫描线的缓冲器，

电容布线驱动器包括，根据上述移位寄存器的上述缓冲器输出信号锁定上述极性信号的第一锁存器；以及根据到上述寄存器下一级的移位信号，锁定并输出上述第一锁存器锁定的极性信号的第二锁存器。

14.根据权利要求13所述的显示装置，上述驱动电路在驱动选择的行的扫描线

并将像素数据写入期望的像素电路后，驱动同一行的上述电容布线。

15.根据权利要求14所述的显示装置，上述驱动电路选择第一电平和比该第一电平低的第二电平中的任何一个作为驱动上述电容布线的信号并施加到对应的电容布线。

16.根据权利要求1所述的显示装置，上述像素电路的显示元件是液晶单元。

17.一种显示装置，具有

像素部，将通过开关元件将信号线传送的图像用像素数据写入的多个像素电路配置成矩阵状；

多个扫描线，与上述像素电路的行排列对应地配置并且用于上述开关元件的导通控制；

多个电容布线，与上述像素电路的行排列对应地配置；

第一驱动电路，从一端侧选择性地驱动上述多个扫描线和上述多个电容布线；

第二驱动电路，从他端侧选择性地驱动上述多个扫描线和上述多个电容布线中的至少多个电容布线；以及

产生电路，产生在规定周期切换电平的公共电压信号，

上述像素部中排列的各像素电路包括：

具有第一像素电极和第二像素电极的显示元件；以及

具有第一电极和第二电极的保持电容，

上述显示元件像素单元的第一像素电极和上述保持电容的第一电极以及上述开关元件的一端子连接，

上述保持电容的第二电极连接到配置于对应行的上述电容布线，

上述公共电压信号被施加到上述显示元件的第二像素电极。

18.根据权利要求17所述的显示装置，上述公共电压信号是小振幅信号。

19.根据权利要求18所述的显示装置，上述第一和第二驱动电路的电容布线驱动器，根据像素写入时的极性信号在各行独立地驱动对应的电容布线。

20.根据权利要求19所述的显示装置，上述第二驱动电路的电容布线驱动器，响应于由上述第一驱动电路的对应行扫描线传送的驱动信号，驱动对应的电容布线。

21.根据权利要求20所述的显示装置，上述驱动电路在驱动选择的行的扫描线并将像素数据写入期望的像素电路后，驱动同一行的上述电容布线。

22.根据权利要求21所述的显示装置，上述驱动电路选择第一电平和比该第一电平低的第二电平中的任何一个作为驱动上述电容布线的信号并施加到对应的电容布线。

23.根据权利要求17所述的显示装置，上述像素电路的显示元件是液晶单元。

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