CN1925324A - 一种时钟产生电路 - Google Patents
一种时钟产生电路 Download PDFInfo
- Publication number
- CN1925324A CN1925324A CN 200510093740 CN200510093740A CN1925324A CN 1925324 A CN1925324 A CN 1925324A CN 200510093740 CN200510093740 CN 200510093740 CN 200510093740 A CN200510093740 A CN 200510093740A CN 1925324 A CN1925324 A CN 1925324A
- Authority
- CN
- China
- Prior art keywords
- clock
- circuit
- signal
- control
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明公开了一种时钟产生电路，包括：一第一环路振荡电路、一第二环路振荡电路、一时钟控制电路和一时钟输出电路；所述第一及第二环路振荡电路分别用于接收指令信号产生一定频率的时钟；所述时钟控制电路用于芯片外部控制信号，发出指令信号控制所述第一环路振荡电路和第二环路振荡电路，并控制所述时钟输出电路；所述时钟输出电路，用于选择和缓冲放大输出时钟信号。本发明提出的电路由于采用了环路振荡电路控制时钟的输出，因此能够较好地减少芯片功耗。
Description
技术领域
本发明涉及一种集成电路芯片内部的时钟产生电路装置，尤其涉及的是一种通讯领域的低功耗时钟产生电路技术。
背景技术
在集成电路芯片里时钟有两种产生方式：一种是由芯片外部提供；另一种出于整机需求和芯片功耗等因数考虑，时钟由芯片内部电路产生。
在芯片应用上，很多情况需要比正常时钟频率低的时钟进行工作。如芯片在测试情况下，需要低频时钟进行芯片测试，以达到容易测试和研制的目的；在芯片功能电路在待机状态时，需要低频时钟工作，以便减少功耗；在有省电模式的电路中也需要低频时钟工作，特别是便携设备应用的芯片，如包括手机内部逻辑和驱动电路等。
在实际应用中对芯片低功耗要求是非常重要的，尤其在便携设备的芯片低功耗指标是其最主要的指标；从便携设备的发展趋势来看是功耗越来越小，在手机和数码相机的发展趋势上特别明显，所以设计一个低功耗的时钟产生电路在有低功耗要求的芯片中非常重要。
对于时钟由芯片内部产生的情况，芯片内部时钟从正常时钟切换到低频时钟电路主要有两种：数字分频电路和模拟压控振荡电路。
如图1所示是一种芯片内部数字分频电路框图，该电路由芯片内部的时种发生器产生一个正常工作时钟CLK，CLK输出给触发器分频电路，经过触发器分频电路产生所需的时钟信号CLK1、CLK2...CLKX。数字分频电路的特点在于正常工作时钟和多个分频时钟可以同时输出，芯片根据需求很容易进行时钟选择。但是芯片需要低频时钟的情况，如以上举的三种情况：测试模式、待机模式和省电模式中，芯片大部分不需要多个时钟同时工作，只需要一种时钟工作即可，这样多时钟同时提供的结果是使芯片作无用的功耗。而且其中数字分频电路中的时钟发生器和触发器分频电路一直处于工作状态，尤其是触发器分频电路进行分频时，触发器的功耗相对较大，这样芯片的无用功耗就非常大。
如图2所示是一种芯片内部模拟压控振荡电路框图。该电路由数控电压产生电路和压控振荡器(VCO)组成，带有系统所需时钟频率信息的数字信号VIN输入到数控电压产生电路，数控电压产生电路产生一个电压VCTL，VCTL与时钟频率有对应关系，该电压输出到压控振荡器，所述压控振荡器在电压VCTL作用下产生对应频率的时钟CLK3并输出。模拟压控振荡电路直接输出单一时钟，从而避免数字分频电路输出低频时钟有毛刺现象、占空比指标不好等情况。但是由于数控电压产生电路一般由电阻分压电路或者电荷泵电路产生不同的电压，从而功耗比较大；另外压控振荡器电路本身功耗也比较大，所以模拟压控振荡电路功耗整体都比较大。
从上面的分析可以看出，图1这种采用数字分频电路和图2这种采用模拟压控振荡电路都存在功耗大的缺陷。图1所示的芯片内部数字分频电路不但功耗大，而且输出时钟不理想。图2所示芯片内部模拟压控振荡电路不仅功耗大，而且版图面积大。
因此，现有技术存在缺陷，而有待于改进和发展。
发明内容
本发明的目的在于提供一种时钟产生电路，所要解决的技术问题在于时钟产生电路的功耗问题，以降低时钟产生电路的无用功耗。
本发明的技术方案包括：
一种时钟产生电路，其中，包括：一第一环路振荡电路、一第二环路振荡电路、一时钟控制电路和一时钟输出电路；
所述第一及第二环路振荡电路分别用于接收指令信号产生一定频率的时钟；
所述时钟控制电路用于芯片外部控制信号，发出指令信号控制所述第一环路振荡电路和第二环路振荡电路，并控制所述时钟输出电路；
所述时钟输出电路，用于选择和缓冲放大输出时钟信号。
所述的电路，其中，所述时钟控制电路还包括两时钟检测模块、一内部时钟选择模块、两指令产生模块以及一状态分配逻辑模块和系统指令检测模块；
所述控制信号输入到所述系统指令检测模块，所述系统指令检测模块检测输出控制状态信号到所述状态分配逻辑模块；
所述状态分配逻辑模块根据控制状态信号的信号指令，分别输出不同控制信号到两指令产生模块，所述指令产生模块在不同控制信号的触发下产生对应指令信号；
所述指令信号输入到对应时钟检测模块，对应时钟检测模块检测指令信号是否为正常时钟，输出状态信号到对应的状态分配逻辑模块；
所述状态分配逻辑模块根据信号指令，经过判断指令信号的状态值，输出选择信号到内部时钟选择模块，由SYCK作为时钟控制电路内部时钟，内部时钟选择模块输出对应时钟。
所述的电路，其中，所述环路振荡电路包括：M个反相延迟单元组成反相延迟单元串和数控多路选择器，其中：
M个反相延迟单元串联组成，其中M为奇数并大约等于3；
所述反向延迟单元串输出端有X个接口出连接到数控多路选择器的输入端，其中X为奇数并小于M。
本发明所提供的一种时钟产生电路，由于采用了环路振荡电路控制时钟的输出，实现了较好地减少芯片功耗。
附图说明
图1是现有技术的一种芯片内部数字分频电路框图；
图2是现有技术的一种芯片内部模拟压控振荡电路框图；
图3是本发明的所述时钟产生电路框图；
图4是本发明所述时钟控制电路的内部模块框图；
图5是本发明所述电路的一个环路振荡电路典型例子的原理图；
图6是本发明所述时钟产生电路的工作电路简化图。
具体实施方式
下面结合附图将对本发明的具体实施作进一步的详细描述。
本发明所述的时钟产生电路，如图3所示，包括一第一环路振荡电路A、第二环路振荡电路B、时钟控制电路和时钟输出电路；所述第一环路振荡电路A，用于接收指令信号产生一定频率的时钟；所述第二环路振荡电路B，用于接收指令信号产生一定频率的时钟；所述时钟控制电路，用于芯片外部控制信号，发出指令信号控制第一环路振荡电路A和第二环路振荡电路B，并控制时钟输出；所述时钟输出电路，用于选择和缓冲放大输出时钟信号。
如图3所示是本发明所述时钟产生电路的原理框图，在本发明时钟产生电路中，包括第一环路振荡电路A、第二环路振荡电路B、时钟控制电路11和时钟输出电路12。
控制信号IN输入到时钟控制电路11，所述时钟控制电路11输出指令信号SC到环路振荡电路，其中SC1输出到第二环路振荡电路B，SC0输出到第一环路振荡电路A。所述第一环路振荡电路A的时钟信号CP0输出到时钟控制电路11和时钟输出电路12，第二环路振荡电路B的时钟信号CP1也输出到时钟控制电路11和时钟输出电路12。所述时钟控制电路11输出时钟转换信号BF到时钟输出电路12，在BF控制下，时钟输出电路12把两个输入的时钟信号CP0、时钟信号CP1进行选择，并缓冲放大输出时钟信号CPY。
本发明电路的工作过程具体为：
假设目前工作状态为第一环路振荡电路A处于工作状态，时钟信号CP0输出为频率f1的时钟信号，此时第二环路振荡电路B处于待机状态，时钟信号CP1输出为一固定电平信号，而不是有一定频率时钟。时钟控制电路11也处于待机状态，时钟控制电路11内部逻辑工作的时钟采用CP0。时钟输出电路12选择CPO经过缓冲放大输出到CPY。
控制信号IN(这时IN含有输出频率f2信息)输入到时钟控制电路11，所述时钟控制电路11在IN信号启动下从待机状态进入到工作状态。时钟控制电路11发出的指令信号SC1到第二环路振荡电路B，SC1的指令为指令码(指令码包含f2时钟频率控制信息)。
所述第二环路振荡电路B收到SC1指令后启动，从待机状态进入到工作状态，第二环路振荡电路B产生频率为f2的时钟信号CP1，并输出到时钟控制电路11。
所述时钟控制电路11接收第二环路振荡电路B产生的时钟信号CP1，并判断时钟信号CP1是连续时钟信号，就可以认为第二环路振荡电路B已经处于正常工作状态。接着时钟控制电路11的输出时钟转换信号BF到时钟输出电路12，其中BF包含者转换时钟的控制信息。同时，时钟控制电路11内部逻辑工作的时钟由CP0切换成CP1。当逻辑工作的时钟成功换成为CP1后，时钟控制电路11输出指令信号SC0(SC0指令为待机指令)到第一环路振荡电路A，第一环路振荡电路A进入待机状态，并同时时钟控制电路11也进入待机状态。
在接收到时钟转换信号BF后，所述时钟输出电路12立即把输入的时钟信号CP1进行缓冲放大输出到CPY，并同时停止CP0进行缓冲放大输出。时钟输出电路12输出频率为f2的时钟信号CPY。由于时钟输出电路12直接对环路振荡电路的时钟信号缓冲放大输出，所以输出时钟CPY性能比较理想。
以上为第一环路振荡电路A在工作状态(产生f1时钟)情况下，在控制信号IN作用下第二环路振荡电路B进入工作状态(产生f2时钟)，并切换时钟输出，从输出时钟信号CPY频率由f1换成f2，并使第一环路振荡电路A转入待机状态。
同样道理，在控制信号IN作用下，可以切换第一环路振荡电路A和环路振荡电路。
如图4所示，本发明所述时钟控制电路内部模块框图，时钟控制电路是数字逻辑电路。在本发明时钟控制电路中，包括A时钟检测模块、B时钟检测模块、内部时钟选择模块、A指令产生模块、B指令产生模块、状态分配逻辑模块和系统指令检测模块。
在时钟控制电路内，控制信号IN输入到系统指令检测模块，当系统指令检测模块检测到IN的指令信息，输出控制状态信号XIN到状态分配逻辑模块。状态分配逻辑模块根据XIN的信号指令，输出控制信号SCA到A指令产生模块，输出控制信号SCB到B指令产生模块。A指令产生模块在SCA触发下产生指令信号SC0；B指令产生模块在SCB触发下产生指令信号SC1。CP0输入到A时钟检测模块，A时钟检测模块检测CP0是否为正常时钟，输出状态信号CPA到状态分配逻辑模块；CP1输入到B时钟检测模块，B时钟检测模块检测到CP1是否为正常时钟，输出状态信号CPA到状态分配逻辑模块。
所述状态分配逻辑模块根据XIN的信号指令，经过判断CPA、CPB的状态值，输出XCP选择信号到内部时钟选择模块，CP0和CP1输入到内部时钟选择模块，内部时钟选择模块根据判断XCP值去选择CP0或者CP1输出到SYCK。SYCK作为时钟控制电路内部时钟，内部时钟选择模块输出SYCK到A时钟检测模块、B时钟检测模块、A指令产生模块、B指令产生模块、状态分配逻辑模块和系统指令检测模块。
如图5所示，是一个环路振荡电路典型例子的原理图，环路振荡电路是由M个反相延迟单元组成反相延迟单元串21和数控多路选择器22组成的。其中：
所述反相延迟单元串21是由M个反相延迟单元串联组成，其中M为奇数并大约等于3。所述反相延迟单元串21第一个反相延迟单元的输入端接时钟信号CP，反向延迟单元串输出端有X个接口出连接到数控多路选择器22的输入端。其中X为奇数并小于M。
所述环路振荡电路有两种工作模式：正常工作模式和待机模式。以下分别说明：
一、正常工作模式
所述数控多路选择器22的输出端连接时钟信号CP，而输入的控制信号为指令信号SC，SC是所述时钟控制电路11发出的指令信号。SC具有不同的指令码，每一个指令码都可以控制数控多路选择器22的相应输入端在电路内部与输出端相连。例如，SC为010码时，S3与CP相连。
所以，从所述时钟控制电路11发出不同的SC指令，可以让反相延迟单元串21通过数控多路选择器22的输入和输出端连接形成反相延迟单元环路。而反相延迟单元环路在启动情况下形成环路振荡，就可以输出具体一定频率的时钟信号，通过CP输出时钟信号。
而在反相延迟单元串21的相邻的两个反相延迟单元延迟时间为td，环路振荡的时钟周期T＝2ntd，则时钟频率为f＝1/T＝1/(2ntd)，n为反相延迟单元环路中的反相延迟单元个数。
所述时钟控制电路11发出不同的SC指令，控制反向延迟单元串第X个接口与CP相连，直接控制了反相延迟单元环路中的反相延迟单元个数n，从而控制输出CP时钟频率。例如，SC为001码时，S1与CP相连，这时n为3，输出CP的时钟频率为f＝1/(6td)。
二、待机模式
所述时钟控制电路11发出的SC指令为待机指令时，所述数控多路选择器22的输入和输出断开。CP输出为一固定电平信号，而非有一定频率的时钟，此时所述反相延迟单元环路被断开无法形成环路振荡。
如图6所示是本发明所述时钟产生电路工作电路简化图，包括环路振荡器31和缓冲器32，当本发明所述时钟产生电路完成时钟切换，进入正常工作状态时，其中一个环路振荡电路处于待机状态，基本不产生功耗，另一个环路振荡电路内部数控多路选择器22基本也不产生功耗，所以环路振荡电路可以简化为反相延迟单元串组成的环路振荡器31。另外，时钟输出电路12完成对两个时钟信号选择后，内部电路产生功耗基本来自具有缓冲放大作用的缓冲器32。而时钟控制电路11在没有外部控制信号IN进来情况下处于待机状态，消耗功耗很小。综合上述，本发明所述电路的功耗相对较小。
通过以上的详细介绍，可以清楚地看到，本发明时钟产生电路有效地解决了时钟产生电路的低功耗问题。
应当理解的是，上述针对具体实施例的描述较为详细，但不能因此而理解为对本发明专利保护范围的限制，本发明的专利保护范围应以所附权利要求为准。
Claims (3)
1、一种时钟产生电路，其特征在于，包括：一第一环路振荡电路、一第二环路振荡电路、一时钟控制电路和一时钟输出电路；
所述第一及第二环路振荡电路分别用于接收指令信号产生一定频率的时钟；
所述时钟控制电路用于芯片外部控制信号，发出指令信号控制所述第一环路振荡电路和第二环路振荡电路，并控制所述时钟输出电路；
所述时钟输出电路，用于选择和缓冲放大输出时钟信号。
2、根据权利要求1所述的电路，其特征在于，所述时钟控制电路还包括两时钟检测模块、一内部时钟选择模块、两指令产生模块以及一状态分配逻辑模块和系统指令检测模块；
所述控制信号输入到所述系统指令检测模块，所述系统指令检测模块检测输出控制状态信号到所述状态分配逻辑模块；
所述状态分配逻辑模块根据控制状态信号的信号指令，分别输出不同控制信号到两指令产生模块，所述指令产生模块在不同控制信号的触发下产生对应指令信号；
所述指令信号输入到对应时钟检测模块，对应时钟检测模块检测指令信号是否为正常时钟，输出状态信号到对应的状态分配逻辑模块；
所述状态分配逻辑模块根据信号指令，经过判断指令信号的状态值，输出选择信号到内部时钟选择模块，由SYCK作为时钟控制电路内部时钟，内部时钟选择模块输出对应时钟。
3、根据权利要求1所述的电路，其特征在于，所述环路振荡电路包括：M个反相延迟单元组成反相延迟单元串和数控多路选择器，其中：
M个反相延迟单元串联组成，其中M为奇数并大约等于3；
所述反向延迟单元串输出端有X个接口出连接到数控多路选择器的输入端，其中X为奇数并小于M。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100937405A CN100479327C (zh) | 2005-08-29 | 2005-08-29 | 一种时钟产生电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100937405A CN100479327C (zh) | 2005-08-29 | 2005-08-29 | 一种时钟产生电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1925324A true CN1925324A (zh) | 2007-03-07 |
| CN100479327C CN100479327C (zh) | 2009-04-15 |
Family
ID=37817830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100937405A Active CN100479327C (zh) | 2005-08-29 | 2005-08-29 | 一种时钟产生电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100479327C (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019114043A1 (zh) * | 2017-12-12 | 2019-06-20 | 天津瑞发科半导体技术有限公司 | 片内基准时钟自动选择电路 |
| CN115269491A (zh) * | 2022-07-18 | 2022-11-01 | 北京中科银河芯科技有限公司 | 一种单线通信装置以及单线通信方法 |
-
2005
- 2005-08-29 CN CNB2005100937405A patent/CN100479327C/zh active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019114043A1 (zh) * | 2017-12-12 | 2019-06-20 | 天津瑞发科半导体技术有限公司 | 片内基准时钟自动选择电路 |
| CN115269491A (zh) * | 2022-07-18 | 2022-11-01 | 北京中科银河芯科技有限公司 | 一种单线通信装置以及单线通信方法 |
| CN115269491B (zh) * | 2022-07-18 | 2024-03-22 | 北京中科银河芯科技有限公司 | 一种单线通信装置以及单线通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100479327C (zh) | 2009-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101075145A (zh) | 为低功率设计的动态时钟系统与方法 | |
| CN1218487C (zh) | 降低功率损耗的分频器、基于该分频器的装置以及高功率效率分频的方法 | |
| CN1540464A (zh) | 电子装置的省电控制电路及其省电方法 | |
| CN1196610A (zh) | 双模预引比例器 | |
| CN1773627A (zh) | 半导体存储装置的内部电压产生器 | |
| KR20110089328A (ko) | 개선된 클럭 게이팅 셀들을 이용한 시스템들 및 방법들 | |
| CN1621995A (zh) | 谐振树驱动的时钟分配栅格 | |
| CN1589425A (zh) | 无假信号的时钟选择切换 | |
| CN1641534A (zh) | 用于控制含多个核心的处理器的功率的装置及其控制方法 | |
| CN1890881A (zh) | △－σ型分数分频pll频率合成器 | |
| CN1667746A (zh) | 产生写入门控时钟信号的方法和装置 | |
| CN1218324C (zh) | 适合宽频带的寄存器和信号发生方法 | |
| CN1905309A (zh) | 一种锂电池充电控制方法和系统 | |
| CN1866707A (zh) | 电荷泵型升压电路和天线开关 | |
| CN1905367A (zh) | 集成电路工作频率控制方法 | |
| CN1378343A (zh) | Pll电路的模式转换方法和pll电路的模式控制电路 | |
| CN101217277B (zh) | 非整数除频器以及可产生非整数时脉信号的锁相回路 | |
| CN1925324A (zh) | 一种时钟产生电路 | |
| CN102663061B (zh) | 一种大容量查找表快速排序和查找装置及其实现方法 | |
| CN101483429A (zh) | 一种0.5分频步长的多模可编程分频器 | |
| CN1106097C (zh) | 含有两个缓冲器的帧同步器 | |
| CN1592084A (zh) | 振荡电路以及振荡稳定化方法 | |
| CN111797524B (zh) | 一种断路器电磁操动机构全自动优化设计方法 | |
| CN1921315A (zh) | 时脉信号调整方法与装置 | |
| CN1588639A (zh) | 集成电路复位方法及复位系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20070307 Assignee: SANECHIPS TECHNOLOGY Co.,Ltd. Assignor: ZTE Corp. Contract record no.: 2015440020319 Denomination of invention: Clock generating circuit Granted publication date: 20090415 License type: Common License Record date: 20151123 |
|
| LICC | Enforcement, change and cancellation of record of contracts on the licence for exploitation of a patent or utility model | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20221114 Address after: 518055 Zhongxing Industrial Park, Liuxian Avenue, Xili street, Nanshan District, Shenzhen City, Guangdong Province Patentee after: SANECHIPS TECHNOLOGY Co.,Ltd. Address before: 518057 Department of law, Zhongxing building, South hi tech Industrial Park, Nanshan District hi tech Industrial Park, Guangdong, Shenzhen Patentee before: ZTE Corp. |