CN1921007A - 高温度灵敏性地生成负偏压的方法 - Google Patents

高温度灵敏性地生成负偏压的方法 Download PDF

Info

Publication number
CN1921007A
CN1921007A CNA2006101215665A CN200610121566A CN1921007A CN 1921007 A CN1921007 A CN 1921007A CN A2006101215665 A CNA2006101215665 A CN A2006101215665A CN 200610121566 A CN200610121566 A CN 200610121566A CN 1921007 A CN1921007 A CN 1921007A
Authority
CN
China
Prior art keywords
negative bias
absolute value
transistor
temperature
enable signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101215665A
Other languages
English (en)
Other versions
CN1921007B (zh
Inventor
卢庚俊
金奎泓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1921007A publication Critical patent/CN1921007A/zh
Application granted granted Critical
Publication of CN1921007B publication Critical patent/CN1921007B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Measuring Temperature Or Quantity Of Heat (AREA)
  • Measurement Of Radiation (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

一种负偏压发生器内的电平检测器包括触发单元和温度检测器。当负偏压的绝对值小于监视电平的绝对值时，触发单元促使使能信号被激活。温度检测器控制触发单元高温度灵敏性地随着温度的增加而增加监视电平的绝对值。

Description

高温度灵敏性地生成负偏压的方法
技术领域
本发明通常涉及生成负偏压(back-bias voltage)，更具体地，涉及高温度灵敏性地生成负偏压以补偿随温度变化的半导体存储设备的特性。
背景技术
通常，半导体存储设备、尤其是DRAM(动态随机存取存储器)设备将负偏压(VBB)施加到P-型阱。这种P-型阱每一个形成NMOS(N-沟道金属氧化物半导体)晶体管作为DRAM设备的单元晶体管(cell transistor)。
所施加的VBB可以通过增加单元晶体管的阈值电压来提高DRAM设备的刷新特性(因此，减小漏电流)。另外，所施加的VBB通过减小电源晶体管的阈值电压的变化可以稳定电路操作。
图1示出了常规负偏压发生电路的方框图。参考图1，常规VBB生成电路包括VBB检测器10、振荡器20和电荷泵(charge pumming)电路30。VBB检测器10检测由电荷泵电路30生成的VBB电压的电平。VBB检测器10生成被提供到振荡器20的使能信号EN。
当VBB电压的绝对值小于监视电平时，使能信号EN被VBB检测器从逻辑低状态激活到逻辑高状态，否则，去激活使能信号EN。当使能信号EN被激活时，振荡器20生成振荡信号OS。电荷泵电路30响应所生成的振荡信号OS而对存储设备的基底(即，例如P阱)泵电荷。
图2示出了图1的VBB发生电路中的常规VBB检测器10的电路图。参考图2，常规VBB检测器10包括分压器12、第一CMOS反相器14和第二CMOS反相器16。
分压器12输出具有被第一PMOS(P-沟道金属氧化物半导体)晶体管PM11的导通阻抗与第二PMOS晶体管PM12的导通阻抗之比划分的电平的分压。第一PMOS晶体管PM11的导通阻抗基本恒定，因为第一PMOS晶体管PM11的栅极耦接到地。另一方面，第二PMOS晶体管PM12的导通阻抗根据被施加到第二PMOS晶体管PM12的栅极的电压电平VBB而变化。
因此，来自分压器12的分压Vdiv随着二PMOS晶体管PM12的导通阻抗的变化而变化。分压Vdiv的电平变化被第一CMOS反相器14检测到，以被转换为具有可变脉宽的脉冲信号。来自第一CMOS反相器14的脉冲信号被第二反相器16转换为具有满CMOS电平的使能信号EN。从第二反相器16上输出的使能信号被施加到振荡器20。
当使能信号EN被激活时，振荡器20被使能以生成振荡信号OS。电荷泵电路30响应所生成的振荡信号OS而对基底泵电荷，以便增加VBB的绝对值。当VBB的绝对值不再低于监视电平的绝对值时，来自检测电路10的使能信号EN被从逻辑高状态去激活到逻辑低状态。因此，振荡器20和电荷泵电路30响应去激活的使能信号EN而被禁能。VBB电平如此被恒定地监视，从而VBB电平被维持在预定范围内。
图3图解说明了根据温度变化由常规VBB检测器生成的使能信号的波形。参考图3，常规VBB检测器10的监视电平的绝对值随温度而降低。另外，监视电平的这种变化是相当不明显的。
因此，DRAM存储设备的字线驱动电压的升压容限特性在低温保持恶化。此外，DRAM存储设备的刷新特性在高温保持恶化。
发明内容
因此，负偏压(VBB)发生器包括具有对温度高灵敏度的监视电平的VBB电平检测器。另外，监视电平的绝对值电平随着温度而增加，以改善存储设备在低温和高温的操作。
根据本发明的一方面，一种负偏压发生器内的电平检测器包括触发单元(toggling unit)和温度检测器。当负偏压的绝对值小于监视电平的绝对值时，触发单元促使使能信号被激活。温度检测器控制触发单元高温度灵敏性地随着温度的增加而增加监视电平的绝对值。
在本发明的示例实施例中，温度检测器包括二极管连接的晶体管、电阻器和导通晶体管。导通晶体管在控制节点处与电阻器串联耦接，用于生成随温度增加的控制偏压。另外，二极管连接的晶体管与电阻器串联耦接。
二极管连接的晶体管的阈值电压随温度而降低，并且导通的场效应晶体管的导通阻抗随温度而增加。在这种情况下，控制节点耦接到触发单元，从而控制偏压确定监视电平的绝对值。
在本发明的另一示例实施例中，触发单元包括反相器，其具有漏极耦接在一起的P-沟道和N-沟道晶体管，以生成预使能信号。另外，触发单元进一步包括上拉和下拉晶体管。上拉晶体管耦接在高压电源与P-沟道晶体管之间。下拉晶体管耦接在低压电源与N-沟道晶体管之间。控制偏压被施加到上拉和下拉晶体管的栅极。
在本发明的又一示例实施例中，电平检测器还包括另一反相器，用于输入来自触发单元的反相器的预使能信号，以生成使能信号。
在本发明的又一示例实施例中，电平检测器还包括分压器，用于生成随负偏压变化的分压。所述分压是由触发单元的反相器输入的。在本发明的示例实施例中，分压器包括第一和第二P-沟道场效应晶体管。第一P-沟道场效应晶体管具有耦接到高压电源的源极和耦接到地节点的栅极。第二P-沟道场效应晶体管具有耦接到低压电源的源极和具有施加了负偏压的栅极。第一和第二P-沟道场效应晶体管的漏极耦接在一起以生成分压。
在具有振荡器和电荷泵的负偏压发生器中，电平检测器可被使用具有特定优势。当使能信号被激活时振荡器生成振荡信号。电荷泵响应振荡信号来泵电荷，以增加负偏压的绝对值。
这样，温度检测器包括两个具有随温度变化的特性的场效应晶体管。因此，电平检测器中的监视电平的绝对值随着对温度具有高灵敏度地变化。另外，监视电平的绝对值随着温度增加而增加，从而负偏压的绝对值随着温度增加而增加。
负偏压在高温下的这种较大绝对值提高了DRAM存储设备的刷新特性。负偏压的较小绝对值提高了在低温时用于驱动DRAM存储设备的字线驱动电压的升压容限。
附图说明
当结合附图描述本发明的详细示例性实施例时，本发明的上面和其他特征和优点将变得更加明显，其中：
图1示出了常规负偏压发生电路的方框图；
图2示出了图1的VBB发生电路中的常规VBB检测器的电路图；
图3图解说明了在不同温度由图2的常规VBB检测器生成的使能信号的波形；
图4示出了根据本发明示例实施例的负偏压(VBB)发生器的方框图
图5示出了根据本发明示例实施例的、图4的负偏压发生器中温度补偿电平检测器的电路图；
图6图解说明了根据本发明示例实施例的、在图5的温度补偿电平检测器的操作期间在不同温度时的电压的图；
图7图解说明了根据本发明示例实施例的、对于图5中的受控CMOS反相器在不同温度时的输入/输出特性的图；和
图8图解说明了根据本发明示例实施例的、由图5的温度补偿电平检测器在不同温度时生成的使能信号的波形。
此处所参考的附图是为了图解说明方便而绘制的，而不必按比例绘制。附图1、2、3、4、5、6、7和8中具有相同附图标记的元件指向具有相似结构和/或功能的元件。
具体实施方式
图4示出了根据本发明示例实施例的负偏压(VBB)发生器100的方框图。参考图4，VBB发生器100包括温度补偿检测电路(即，温度补偿电平检测器)110、振荡器120和电荷泵130。
温度补偿电平检测器110根据由电荷泵130生成的负偏压(VBB)来生成使能信号EN。当使能信号EN被激活时，振荡器120生成振荡信号OS。当使能信号EN被去激活时，振荡器120禁能并且不能生成振荡信号OS。
电荷泵130响应所生成的振荡信号OS而对基板(例如，半导体存储期间的P-阱)泵电荷。由电荷泵130泵的所述电荷增加了在所述基板处形成的VBB的绝对值。
当振荡器120没有生成振荡信号OS时，电荷泵130不进行泵电荷。振荡器120和电荷泵130对于本领域技术人员来说是公知的，并且可以用已知常规电路来实现，因此省略对其的详细描述。
图5示出了根据本发明示例实施例的、图4的温度补偿电平检测器110的电路图。参考图5，温度补偿电平检测器110包括输入电路112、电平指示器114和输出电路116。
在本发明的一个实施例中，输入电路112被实现为分压器。分压器112基于第一PMOSFET(P-沟道金属氧化物半导体场效应晶体管)PM1的导通阻抗与第二PMOSFET PM2的导通阻抗之比而生成分压Vdiv。
由于第一PMOSFET PM1的栅极耦接到地节点，因此第一PMOSFETPM1的导通阻抗被基本维持为恒定。另一方面，第二PMOSFET PM2的导通阻抗根据施加到第二PMOSFET PM2的栅极上的负偏压VBB而变化。
在本发明的一个实施例中，电平指示器114包括温度检测器TPD和触发单元，该触发单元是受控CMOS反相器电路CINV。温度检测器TPD包括彼此串联耦接的二极管连接的NMOSFET(N-沟道金属氧化物半导体场效应晶体管)NM1、电阻器R1和导通NMOSFET NM2。
二极管连接的NMOSFET NM1耦接在高压电源VDD与电阻器R1之间。二极管连接的NMOSFET NM1在节点N2处与电阻器R1串联耦接。电阻器R1在节点N3处也耦接到导通的NMOSFET NM2的漏极。导通的NMOSFETNM2具有耦接到高压电源VDD的栅极并具有耦接到低压电压VSS的源极。
因此，节点N2处生成的电压VN2表达为下列公式1：
[公式1]
VN2＝VDD-VT1
VDD是高压电源的电压，VT1是二极管连接的NMOSFET NM1的阈值电压。因此，VN2随着温度增加而以与阈值电压VT1成反比地增加。
相应地，节点N3(即，控制偏压节点)处生成的温度检测电压VTP(即，控制偏压)根据分压而表达为下列公式2：
[公式2]
VTP＝{1/(1+(R1/Ron2))}*VN2
   ＝{1/(1+(R1/Ron2))}*(VDD-VT1)
Ron2是导通的NMOSFET NM2的导通阻抗，等式2中的R1表示电阻器R1的电阻。
随着温度增加，导通NMOSFET NM的导通阻抗Ron2增加，从而1/(1+(R1/Ron2)的值增加。依次，随着温度的增加，VN2和Ron2都增加，从而温度检测电压VTP显著地增加。另一方面，随着温度降低，VN2和Ron2都降低，从而温度检测电压VTP显著地降低。以这种方式，温度检测电压VTP对温度具有高灵敏度。
作为触发单元的受控CMOS反相器电路CINV包括上拉器件PUD、下拉器件PDD、和第一CMOS(互补性金属氧化物半导体)反相器INV1。上拉器件PUD是具有耦接到高压电源VDD的源极和具有施加了温度检测电压VTP的栅极的PMOSFET PM4。下拉器件PDD是具有耦接到低压电源VSS的源极和具有施加了温度检测电压VTP的栅极的NMOSFET NM4。
第一CMOS反相器INV1连接在PMOSFET PM4的漏极与NMOSFETNM4的漏极之间。CMOS反相器INV1包括PMOSFET PM4和NMOSFETNM4，其具有输入来自输入电路112的分压Vdiv的栅极。PMOSFET PM3和NMOSFET NM4的漏极耦接在一起，以便在节点N5处生成预使能信号Vx。节点N5是生成提供到振荡器120的使能信号EN的输出电路116中的第二CMOS反相器INV2的输入端。
当负偏压VBB的绝对值低于监视电平的绝对值时，触发单元CINV促使使能信号EN的触发而被激活到逻辑高状态。因此，从VBB发生器100生成的负偏压VBB被基本维持在监视电平。所述监视电平的绝对值随着温度增加而增加，因为温度检测电压VTP被施加到上拉PMOSFET PM4和下拉NMOSFET NM3两者的栅极。
图6图解说明了在图5的温度补偿电平检测器110中的电压VN2、Vt(即VT1)和VTP与温度的图。参考图6，NMOSFET NM1的阈值电压Vt具有负温度系数，从而Vt随着温度增加而降低。因此，节点N2处的电压VN2随着温度增加。如前所述，温度检测电压VTP随着温度显著地增加。
图7图解说明了对于图5中的第一CMOS反相器INV1在不同温度时的输入/输出特性的图。参考图5和7，当VTP电压随着温度升高而增加时，上拉器件PM4的上拉电流驱动性能降低，而下拉器件NM3的下拉电流驱动性能增加。
所以，第一CMOS反相器INV1的输出Vx从逻辑高状态转变为逻辑低状态时的逻辑切换点降低到较深(deeper)的负值。因此，当所述逻辑切换点随着增加的温度而变化到较深的负值时，监视电平的绝对值增加。
另一方面，当VTP电压随着温度降低而降低时，上拉器件PM4的上拉电流驱动性能增加，以及下拉器件NM3的下拉电流驱动性能降低。因此，相应地，第一CMOS反相器INV1的输出Vx从逻辑高状态转变为逻辑低状态时的逻辑切换点上升到更浅的负值。因此，当所述逻辑切换点随着降低的温度变化到更浅的负值时，监视电平的绝对值降低。
图8图解说明了由图5的温度补偿电平检测器110在不同温度时生成的使能信号EN的波形。参考图5和8，第二反相器INV2生成具有满COMS逻辑电压电平的使能信号EN(在图8中表示为OSC_EN)。
参考图7和8，注意，监视电平由使能信号OSC_EN进行转变时来表示。监视电平具有较深的负值，从而监视电平的绝对值对于更高的温度而增加。因此，监视电平在温度大约为125℃处具有最大绝对值，在温度大约为-40℃时具有最小绝对值。
这样，图4的VBB发生器100生成随温度变化的负偏压VBB。所述负偏压VBB具有随温度增加的较深的负电平(和更大的绝对值)。施加到半导体存储设备的P阱的所述更大的负负偏压在更高的温度处改进了半导体存储设备的刷新特性。另外，所述更浅(即，较小绝对值)的负偏压改进了以较低温度驱动半导体存储设备的字线所用的升压的容限。
上述内容仅是举例而非旨在限制。例如，此处所图示的晶体管设备的任一电压值或类型仅是举例。另外，时序图中示出的信号仅举例用于描述示例操作。
本发明仅受限于所附权利要求及其等效物。

Claims (20)

1.一种负偏压发生器内的电平检测器，该电平检测器包括：
触发单元，用于当负偏压的绝对值小于监视电平的绝对值时促使使能信号被激活；和
温度检测器，用于控制触发单元随着温度的增加而增加监视电平的绝对值。
2.如权利要求1所述的电平检测器，其中，温度检测器包括：
二极管连接的晶体管；
电阻器；和
在控制节点处与电阻器串联耦接的导通晶体管，用于生成随温度增加的控制偏压；
其中二极管连接的晶体管与电阻器串联耦接。
3.如权利要求2所述的电平检测器，其中，控制节点耦接到触发单元，从而控制偏压确定监视电平的绝对值。
4.如权利要求2所述的电平检测器，其中，二极管连接的晶体管的阈值电压随温度而降低，并且其中导通的场效应晶体管的导通阻抗随温度而增加。
5.如权利要求2所述的电平检测器，其中，触发单元包括：
反相器，其具有漏极耦接在一起的P-沟道和N-沟道晶体管，以生成预使能信号。
耦接在高压电源与P-沟道晶体管之间的上拉晶体管；和
耦接在低压电源与N-沟道晶体管之间的下拉晶体管；
其中，控制偏压被施加到上拉和下拉晶体管的栅极。
6.如权利要求5所述的电平检测器，还包括：
另一反相器，用于输入来自触发单元的反相器的预使能信号，以生成使能信号。
7.如权利要求5所述的电平检测器，还包括：
分压器，用于生成随负偏压变化的分压，其中，所述分压是由触发单元的反相器输入的。
8.如权利要求7所述的电平检测器，其中，分压器包括：
第一P-沟道场效应晶体管，其具有耦接到高压电源的源极和耦接到地节点的栅极；和
第二P-沟道场效应晶体管，其具有耦接到低压电源的源极和具有施加了负偏压的栅极，
其中第一和第二P-沟道场效应晶体管的漏极耦接在一起以生成分压。
9.一种负偏压发生器，包括：
电荷泵，用于响应振荡信号来泵电荷，以增加负偏压的绝对值；
振荡器，用于当使能信号被激活时生成振荡信号；和
电平检测器，包括：
触发单元，用于当负偏压的绝对值小于监视电平的绝对值时促使使能信号被激活；和
温度检测器，用于控制触发单元随着温度的增加而增加监视电平的绝对值。
10.如权利要求9所述的负偏压发生器，其中，温度检测器包括：
二极管连接的晶体管；
电阻器；和
在控制节点处与电阻器串联耦接的导通晶体管，用于生成随温度增加的控制偏压；
其中二极管连接的晶体管与电阻器串联耦接。
11.如权利要求10所述的负偏压发生器，其中，控制节点耦接到触发单元，从而控制偏压确定监视电平的绝对值。
12.如权利要求10所述的负偏压发生器，其中二极管连接的晶体管的阈值电压随温度而降低，并且，其中导通的场效应晶体管的导通阻抗随温度而增加。
13.如权利要求10所述的负偏压发生器，其中，触发单元包括：
反相器，其具有漏极耦接在一起的P-沟道和N-沟道晶体管，以生成预使能信号。
耦接在高压电源与P-沟道晶体管之间的上拉晶体管；和
耦接在低压电源与N-沟道晶体管之间的下拉晶体管；
其中，控制偏压被施加到上拉和下拉晶体管的栅极。
14.如权利要求13所述的负偏压发生器，其中，电平检测器还包括：
另一反相器，用于输入来自触发单元的反相器的预使能信号，以生成使能信号。
15.如权利要求13所述的负偏压发生器，其中，电平检测器还包括：
分压器，用于生成随负偏压变化的分压，其中，所述分压是由触发单元的反相器输入的。
16.如权利要求15所述的负偏压发生器，其中，分压器包括：
第一P-沟道场效应晶体管，其具有耦接到高压电源的源极和耦接到地节点的栅极；和
第二P-沟道场效应晶体管，其具有耦接到低压电源的源极和具有施加了负偏压的栅极，
其中第一和第二P-沟道场效应晶体管的漏极耦接在一起以生成分压。
17.如权利要求9所述的负偏压发生器，其中，在半导体存储设备的基底处生成负偏压。
18.一种生成负偏压的方法，包括：
当负偏压的绝对值小于监视电平的绝对值时激活使能信号；
随着温度的增加而增加监视电平的绝对值；和
当使能信号被激活时增加负偏压的绝对值。
19.如权利要求18所述的方法，还包括：
当使能信号被激活时生成振荡信号；和
响应振荡信号而进行泵电荷，以增加负偏压的绝对值。
20.如权利要求19所述的方法，还包括：
当负偏压的绝对值小于监视电平的绝对值时去激活使能信号；和
去激活振荡信号，从而当使能信号被去激活时不增加负偏压的绝对值。
CN2006101215665A 2005-08-26 2006-08-22 高温度灵敏性地生成负偏压的方法 Active CN1921007B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR78583/05 2005-08-26
KR1020050078583A KR100804627B1 (ko) 2005-08-26 2005-08-26 레벨 검출회로 및 방법과, 반도체 메모리 장치의 기판바이어스 전압 발생회로 및 방법

Publications (2)

Publication Number Publication Date
CN1921007A true CN1921007A (zh) 2007-02-28
CN1921007B CN1921007B (zh) 2012-08-29

Family

ID=37775999

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101215665A Active CN1921007B (zh) 2005-08-26 2006-08-22 高温度灵敏性地生成负偏压的方法

Country Status (5)

Country Link
US (1) US7560974B2 (zh)
KR (1) KR100804627B1 (zh)
CN (1) CN1921007B (zh)
DE (1) DE102006041646B4 (zh)
TW (1) TWI403876B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531704A (zh) * 2015-09-14 2017-03-22 三菱电机株式会社 寿命推定电路及使用了该寿命推定电路的半导体装置
CN109285572A (zh) * 2017-07-21 2019-01-29 中芯国际集成电路制造(上海)有限公司 一种负升压电路、半导体器件及电子装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101215642B1 (ko) * 2007-02-15 2013-01-09 에스케이하이닉스 주식회사 내부전압 검출 회로 및 이를 이용한 내부전압 발생장치
KR100810063B1 (ko) 2007-03-02 2008-03-05 주식회사 하이닉스반도체 오실레이터 및 이를 포함하는 반도체장치의 전압펌핑회로
US7771115B2 (en) * 2007-08-16 2010-08-10 Micron Technology, Inc. Temperature sensor circuit, device, system, and method
KR100904738B1 (ko) * 2007-12-28 2009-06-26 주식회사 하이닉스반도체 온도센서 및 이를 이용한 반도체 메모리 장치
KR100897303B1 (ko) * 2008-04-10 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 파워-업 신호 발생장치
TWI349438B (en) * 2008-05-09 2011-09-21 Au Optronics Corp Level shifter
KR100950486B1 (ko) * 2008-10-02 2010-03-31 주식회사 하이닉스반도체 내부전압 생성회로
US8917560B1 (en) * 2013-11-13 2014-12-23 Nanya Technology Corporation Half bit line high level voltage genertor, memory device and driving method
KR102204678B1 (ko) 2014-12-11 2021-01-20 삼성전자주식회사 인버터 증폭기 기반의 이중 루프 레귤레이터 및 그에 따른 전압 레귤레이팅 방법
US10302509B2 (en) * 2016-12-12 2019-05-28 Invecas, Inc. Temperature sensing for integrated circuits
TWI689116B (zh) * 2018-09-26 2020-03-21 國立成功大學 自體雙載子有機互補式反相器型之溫度感測器及其製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4849661A (en) * 1988-06-16 1989-07-18 Intel Corporation CMOS input buffer with switched capacitor reference voltage generator
FR2668668B1 (fr) * 1990-10-30 1994-02-04 Samsung Electronics Co Ltd Generateur de tension de substrat pour un dispositif a semiconducteurs.
JP3026474B2 (ja) * 1993-04-07 2000-03-27 株式会社東芝 半導体集積回路
US5483205A (en) * 1995-01-09 1996-01-09 Texas Instruments Incorporated Low power oscillator
JP3780030B2 (ja) * 1995-06-12 2006-05-31 株式会社ルネサステクノロジ 発振回路およびｄｒａｍ
KR100397617B1 (ko) * 2001-02-24 2003-09-13 (주)실리콘세븐 온도 변화에 따른 영향을 최소화하는 기판 전압 레벨 감지기
JP2003132676A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
US7009904B2 (en) * 2003-11-19 2006-03-07 Infineon Technologies Ag Back-bias voltage generator with temperature control

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531704A (zh) * 2015-09-14 2017-03-22 三菱电机株式会社 寿命推定电路及使用了该寿命推定电路的半导体装置
CN106531704B (zh) * 2015-09-14 2019-10-22 三菱电机株式会社 寿命推定电路及使用了该寿命推定电路的半导体装置
CN109285572A (zh) * 2017-07-21 2019-01-29 中芯国际集成电路制造(上海)有限公司 一种负升压电路、半导体器件及电子装置
CN109285572B (zh) * 2017-07-21 2021-06-22 中芯国际集成电路制造(上海)有限公司 一种负升压电路、半导体器件及电子装置

Also Published As

Publication number Publication date
KR100804627B1 (ko) 2008-02-20
DE102006041646A1 (de) 2007-03-22
US7560974B2 (en) 2009-07-14
CN1921007B (zh) 2012-08-29
US20070047333A1 (en) 2007-03-01
TW200710627A (en) 2007-03-16
DE102006041646B4 (de) 2016-04-28
TWI403876B (zh) 2013-08-01
KR20070024068A (ko) 2007-03-02

Similar Documents

Publication Publication Date Title
CN1921007A (zh) 高温度灵敏性地生成负偏压的方法
CN1090819C (zh) 半导体集成电路
CN1026543C (zh) 信号延迟电路
JP2652694B2 (ja) 昇圧回路
US9225237B2 (en) Charge pump circuit comprising multiple—gate transistors and method of operating the same
CN1100388C (zh) 输入/输出电压检测型衬底电压发生电路
CN1210393A (zh) 不受温度影响的振荡器
CN1022076C (zh) “电源上升”脉冲发生器电路
US10355685B2 (en) Output circuit
JPH0249057B2 (zh)
US7482847B2 (en) Power-on reset circuit
EP3152836A1 (en) Bootstrapping circuit and unipolar logic circuits using the same
CN101079616A (zh) 产生具有稳定周期的振荡信号的振荡器电路
CN104900194A (zh) 像素电路及驱动方法、显示装置
CN1090407C (zh) 模式设定电路
CN1488193A (zh) 振幅变换电路
CN113936599A (zh) 像素电路、驱动方法和显示装置
CN1210338A (zh) 改善了低电压工作特性的半导体集成电路装置
JP3698550B2 (ja) ブースト回路及びこれを用いた半導体装置
CN109743044B (zh) 用于消除峰值电流的pwm输出驱动io电路
CN1684195A (zh) 保持电荷泵抽效率的高压生成电路
KR20060053977A (ko) 반도체 집적회로 및 승압방법
CN101079325A (zh) 移位寄存器电路
CN112730958A (zh) 一种电压过冲检测电路
US7893755B2 (en) Internal voltage generation circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant